Просмотр исходного текста страницы Open Source VHDL Verification Methodology/Словарь терминов

{{OS-VVM TOC}}

=== OS-VVM ===

* Open Source VHDL Verification Methodology 
* Randomization — псевдослучайное тестирование
* Constrained Random — настраиваемая генерация псевдослучайных тестов
** Constrained-Random Tests (CRT) — перенастраиваемый генератор псевдослучайных значений [Хаханов, стр. 463]<ref name="Hahanov">{{книга
| автор = Хаханов В.И., Хаханова И.В., Литвинова Е.И., Гузь О.А.
| название = Проектирование и верификация цифровых систем на кристаллах. Verilog & Symtem Verilog
| ссылка = http://gen.lib.rus.ec/book/index.php?md5=9EA203DECF1E15A3CD8B843309381E41
| город = Харьков
| издательство = ХНУРЭ
| страниц = 528
| год = 2010
}}</ref>
** Direct Test — проблемно-ориентированный или прямой тест [Хаханов, стр. 463]<ref name="Hahanov"></ref>
* not covered — не покрыты (охвачены)
* coverage hole/holes — дырки в покрытии
* regular coverage — 
* Coverage driven verification
* Intelligent Coverage — интеллектуальное покрытие
* Coverage
** coverage metric — метрики (меры) покрытия
** coverage space — область покрытия
** functional coverage — функциональное покрытие
*** Coverage point (or item) — одномерное выражение (или просто переменная) sampled during coverage data collection.
*** Bin — корзина — это поддиапазон значений точки покрытия;
*** cross-coverage — перекрёстное (совместное) покрытие
*** Coverage model (Model the coverage) —
** property coverage — покрытие свойств/утверждений?
** code coverage — покрытие кода
*** Statement Coverage  — покрытие операторов ?
*** Line Coverage — покрытие строк (=Statement Coverage если в 1 строке 1 оператор) — количество строк исполнений каждой строки описания;<ref name="polakov"></ref>
*** Branch Coverage — покрытие ветвей (переходов?) — число исполнений ветвей операторов условных переходов (if, case и др.);<ref name="polakov"></ref>
*** Expression Coverage — покрытие выражений — низкоуровневая метрика, основанная на оценке числа вычисленный выражений на различных наборах данных;<ref name="polakov"></ref>
*** Condition Coverage — покрытие состояний
*** Path Coverage — покрытие путей — число исполнений всех возможных путей в графе программы<ref name="polakov">Поляков А.К. Языки VHDL и Verilog в проектировании цифровой аппаратуры. — СОЛОН-Пресс, 2010 — 320 с. '''— Стр. 94'''</ref>;
*** Toggle Coverage — ??? Полнота переключений (1→0 и 0→1) каждого бита данных<ref name="polakov"></ref>
**** Integer toggles
**** Enum toggles
**** Register toggles, 2 transition
**** Net toggles
**** Extended register toggles
**** Extended net toggles
*** Finite State Machine (FSM) Coverage — покрытие конечного автомата (состояний и переходов)
* Protected Types — Защищённые типы
* Accumulating Coverage — Накопление покрытия
* Coverage Goals, Weights
* Randomization Thresholds
* Seed — начальное значение псевдослучайного генератора
* shared variable
* cross product — векторное произведение

==== Примечания ====
{{примечания}}

==== Другое ====
* wire — связь
* one-hot select bus — ?
** one-hot — это тип кодирования (например, автомата), при котором в слове (например, 8 бит) одновременно может быть установлен в лог. 1 только один бит.
** bus — шина
* implicit implementation — ?
* Focused Expression Coverage — ?
* Modified Condition/Decision Coverage — модифицированное покрытие состояний/решений ?
* sequential arc coverage — ?
* Typical Code Coverage Flow — базовый маршрут покрытия кода
* Simulation — моделирование
* Stimulus — (входные) воздействия
* design — проект
* unreachable code — недостижимый код (т.е. такие строки кода, которые ни при каких условиях не могут быть выполнены)
* <s>constrained-random simulation</s> — смотри выше (настраевомое псевдослучайное моделирование)
* Cover Group — ?
* Cover Property — ?
* covergroup — группа покрытия?

=== Verification ===

* OVL (Open Verification Library) — библиотеки открытой верификации [http://www.mrwolf.ru/Nauka_i_obrazovanie/Tochnye_nauki/9644] 
* PSL (Property Specification Language) — язык определённых свойств [http://www.mrwolf.ru/Nauka_i_obrazovanie/Tochnye_nauki/9644]
* SVA (SystemVerilog Assertion) — подмножество языка SystemVerilog для описания утверждений/свойств.
* ABV (Assertion-Based Verification) —
* Constraint-Based Verification —
* TLM-Based Verification
* TLM (Transaction-level modeling)
* ABD (Assertion-Based Design) —
* OVA (Open Vera Assertion) — язык описания утверждений/свойств
* HVL (Hardware Verification Logic) —
* CTL (Computation Tree Logic) —
* LTL (Linear-time Temporal Logic) — логика линейного времени
* GDL (General Description Language) — 
* SERE (Sequential Extended Regular Expressions)
* QVL (Questa Verification Library
* Методология
** AVM (Advanced Verification Methodology '''???''')
* OBE properties

==== Ссылки ====

* [http://www.systemverilog.ru/systemverilog/systemverilog-assertions/item/systemverilog-assertion-implementation Подходы к применению SVA]