ПЦУСБ/Лабораторная работа 1 - История изменений

ANA: /* Рекомендуемый порядок выполнения работы */

2013-09-13T17:44:42Z

‎Рекомендуемый порядок выполнения работы

ANA: /* Рекомендуемый порядок выполнения работы */

2013-09-13T17:40:19Z

‎Рекомендуемый порядок выполнения работы

ANA: /* Задания */

2013-09-13T13:29:34Z

‎Задания

ANA: /* Задания */

2013-09-13T07:59:42Z

‎Задания

Внесённые изменения

ANA в 15:09, 12 сентября 2013

2013-09-12T15:09:17Z

Внесённые изменения

ANA в 14:50, 12 сентября 2013

2013-09-12T14:50:14Z

ANA: /* Задание */

2013-09-12T13:55:21Z

‎Задание

ANA: Новая страница: «{{ПЦУСБ TOC}} == Описание и моделирование системы логических функций == === Задание === По табл…»

2013-09-12T13:31:01Z

Новая страница: «{{ПЦУСБ TOC}} == Описание и моделирование системы логических функций == === Задание === По табл…»

Новая страница

{{ПЦУСБ TOC}}
== Описание и моделирование системы логических функций ==

=== Задание ===

По таблице истинности системы логических функций составить две VHDL-модели и сравнить их на эквивалентность, выполнив моделирование на всех наборах значений входных переменных.
Первая VHDL-модель системы функций должна быть построена по таблице истинности. Вторая VHDL-модель должна быть построена по минимизированной логической функции (также учитывать возможность реализации инверсии функции).

=== Рекомендуемый порядок выполнения работы ===

# Определить для каждой функции <m>f</m> системы форму ее реализации — прямую <m>f</m> или инверсную <m>\overline{f}</m> .
# Минимизировать функцию, применив любой известный метод минимизации, например, с помощью карт Карно, диаграмм двоичного выбора и т. д.
# Составить VHDL-модель, употребив логические операторы и операторы назначения сигналов.
# Составить тестирующую программу, порядок подачи тестирующие воздействий должен соответствовать порядку наборов из левой части таблицы истинности.

=== Требования к оформлению отчета ===

# В отчете должно быть приведена таблица истинности и соответствующая ей VHDL-модель.
# В отчете должна содержаться тестирующая программа для всех наборов входных переменных, соответствующих таблице истинности.
# В отчете должны содержаться временные диаграммы, соответствующие тестирующей программе.

@@ Строка 171: / Строка 171: @@
 end tb;
 </source>
 }}

@@ Строка 25: / Строка 25: @@
 # Дополнительные требования:
 #* в интерфейсе VHDL-моделей 1 и 2 для входных/выходных портов использовать тип std_logic или std_logic_vector.
 === Требования к оформлению отчета ===

@@ Строка 36: / Строка 36: @@
 == Задания ==
 <center>
 {| class=standard align=center cellspacing="2" cellpadding="5" style="text-align: center"

@@ Строка 18: / Строка 18: @@
 === Рекомендуемый порядок выполнения работы ===
-# Определить для каждой функции <m>f</m> системы форму ее реализации — прямую <m>f</m>  или инверсную <m>\overline{f}</m> .
+# Определить для каждой функции <m>f</m> системы форму её реализации — прямую <m>f</m> или инверсную <m>\overline{f}</m> .
 # Минимизировать функцию, применив любой известный метод минимизации, например, с помощью карт Карно, диаграмм двоичного выбора и т. д.
-# Составить VHDL-модель, употребив логические операторы и операторы назначения сигналов.
+# Составить первую VHDL-модель по таблице истинности, используя оператор <code>when ... else</code> и оператор назначения сигнала (<=).
-# Составить тестирующую программу, порядок подачи тестирующие воздействий должен соответствовать порядку наборов из левой части таблицы истинности.
+# Составить вторую VHDL-модель, описав минимизированную логическую функцию с помощью логических операторов (not, and, or, xor) и оператора назначения сигнала (<=).
 === Требования к оформлению отчета ===
+Отчет должен содержать:
-# В отчете должно быть приведена таблица истинности и соответствующая ей VHDL-модель.
+# Исходную таблицу истинности
-# В отчете должна содержаться тестирующая программа для всех наборов входных переменных, соответствующих таблице истинности.
+# Описание метода минимизации (для карт Карно: заполненные карты с обозначенными и пронумерованными областями оптимизации) и результирующее логическое выражение.
-# В отчете должны содержаться временные диаграммы, соответствующие тестирующей программе.
+# Текст VHDL-модели 1, реализующей заданную функцию по таблице истинности

@@ Строка 5: / Строка 5: @@
 По таблице истинности системы логических функций составить две VHDL-модели и сравнить их на эквивалентность, выполнив моделирование на всех наборах значений входных переменных.
-Первая VHDL-модель системы функций должна быть построена по таблице истинности. Вторая VHDL-модель должна быть построена по минимизированной логической функции (также учитывать возможность реализации инверсии функции).
+Первая VHDL-модель системы функций должна быть построена по таблице истинности. Вторая VHDL-модель должна быть построена по минимизированной логической функции (также учитывать возможность реализации инверсии функции). Тестбенч должен:
 === Рекомендуемый порядок выполнения работы ===