ПЦУСБ/Лекция 2 - История изменений

ANA: /* Слайд: NEW */

2013-09-15T13:52:35Z

‎Слайд: NEW

2013-09-15T13:18:09Z

‎Слайд: Оператор присваивания when..else

2013-09-14T17:23:55Z

‎Слайд: Операторы языка VHDL

2013-09-14T17:13:37Z

‎Слайд: Структура VHDL программы

2013-09-14T17:05:14Z

‎Слайд: Тип std_logic (std_logic_vector)

2013-09-14T03:40:33Z

‎Слайд: Языки HDL (Hardware Description Language)

2013-09-13T20:46:49Z

‎Слайд: Тип std_logic (std_logic_vector)

2013-09-13T20:27:21Z

‎Слайд: Оператор присваивания when..else

2013-09-13T20:26:52Z

‎Слайд: Структура VHDL программы

2013-09-13T20:20:33Z

@@ Строка 215: / Строка 215: @@
 * входит в библиотеку std_logic_1164
 * данные значения соответствуют и типам signed и unsigned из библиотеки numeric_std
 == Слайд: NEW ==

@@ Строка 174: / Строка 174: @@
      "01" when x = "001" else
      "01" when x = "010" and x = "110" else
      "00";
 end tabl;

@@ Строка 119: / Строка 119: @@
 |-
 | 4
-! Знак
+! Унарные
 | +, –
 |-
@@ Строка 127: / Строка 127: @@
 |-
 | 6 (высокий)
-! Специальные
+! Вспомогательные
 | **, abs, not
 |}

@@ Строка 135: / Строка 135: @@
 Описание системы на VHDL реализуется в двух основных частях:
 {| align=center width=90%  cellspacing="0" cellpadding="5" border="1" style="border:1px solid #000; border-collapse: collapse"
 |width=40%| '''интерфейс ([[Синтаксис_языка_VHDL-2008#entity_declaration|entity]])''' – описание взаимодействия между системой и ее окружением
+|
-<source lang="vhdl">library ieee;
+<source lang="vhdl">
-use ieee.std_logic_1164.all;
-−
 entity block2 is

@@ Строка 198: / Строка 198: @@
 Сигнал типа std_logic может принимать значения:
-* 'U': Неизвестное значение (ещё не было задано)
+* 'U': Не инициализировано (ещё не было задано)
 * 'X': Неопределённое значение
 * '0': Логический 0
 * '1': Логическая 1
 * 'Z': Высокий импеданс (третье состояние)
-* 'W': Слабая неопределённость ('X')
+* 'W': Слабая неопределённость (слабый 'X')
-* 'L': Слабый 0
+* 'L': Слабый '0'
-* 'H': Слабая 1
+* 'H': Слабая '1'
 * '–': Don't care.
 Особенности:
@@ Строка 211: / Строка 211: @@
 * поддерживается всеми САПР
 * входит в библиотеку std_logic_1164
 == Слайд: NEW ==

@@ Строка 10: / Строка 10: @@
 *Проблемы проектирования СБИС:
-** несоответствие формы в которой ставится задача (обычно задается поведение) и схемы проекта (сеть взаимосвязанных компонентов)
+** несоответствие формы, в которой ставится задача (обычно задается поведение), и схемы проекта (сеть взаимосвязанных компонентов)
-** «ручной» перевод описания проекта в набор логических выражений и схематику
+** «ручной» перевод описания проекта в набор логических выражений и схему
 ** работа со сложными (тысячи и более компонентов) проектами
-*Наиболее часто используемые HDL-языки: VHDL, Verilog, Abel
+* Наиболее часто используемые HDL-языки: VHDL, Verilog, Abel
-−
 == Слайд: Язык VHDL ==

@@ Строка 177: / Строка 177: @@
 * важен порядок, срабатывает первое верное условие
 </source>
 == Слайд: Тип std_logic (std_logic_vector) ==

@@ Строка 160: / Строка 160: @@
 |}
-== Слайд: Оператор присваивания <code>when..else</code> ==
+== Слайд: Оператор присваивания [[Синтаксис_языка_VHDL-2008#conditional_expressions|<code>when..else</code>]] ==
 <source lang="vhdl">

@@ Строка 136: / Строка 136: @@
 Описание системы на VHDL реализуется в двух основных частях:
 {| align=center width=90%  cellspacing="0" cellpadding="5" border="1" style="border:1px solid #000; border-collapse: collapse"
-|width=40%| '''интерфейс (entity)''' – описание взаимодействия между системой и ее окружением
+|width=40%| '''интерфейс ([[Синтаксис_языка_VHDL-2008#entity_declaration|entity]])''' – описание взаимодействия между системой и ее окружением
+|
 <source lang="vhdl">library ieee;
@@ Строка 149: / Строка 149: @@
 end block2;</source>
 |-
-|width=40%| '''архитектура (architecture)''' – описание поведения (функциональности) системы
+|width=40%| '''архитектура ([[Синтаксис_языка_VHDL-2008#architecture_body|architecture]])''' – описание поведения (функциональности) системы
 | <source lang="vhdl">architecture beh of block2 is
@@ Строка 159: / Строка 159: @@
 end beh;</source>
 |}
 == Слайд: Оператор присваивания <code>when..else</code> ==

@@ Строка 98: / Строка 98: @@
 == Слайд: Операторы языка VHDL ==
-{| class=standard align=center
+{| align=center  cellspacing="0" cellpadding="5" border="1" style="border:1px solid #000; border-collapse: collapse"
 ! Приоритет
 ! Классы <br /> операторов