ПЦУСБ/Экзамен - История изменений

ANA: /* Критерии допуска к экзамену */

2013-12-24T13:54:11Z

‎Критерии допуска к экзамену

ANA: /* Критерии допуска к экзамену */

2013-12-24T10:39:28Z

‎Критерии допуска к экзамену

ANA: /* Критерии допуска к экзамену */

2013-12-23T14:15:33Z

‎Критерии допуска к экзамену

ANA: /* Экзаменационные вопросы (в разработке) */

2013-12-17T11:56:03Z

‎Экзаменационные вопросы (в разработке)

ANA: /* Критерии допуска к экзамену */

2013-12-17T11:37:44Z

‎Критерии допуска к экзамену

ANA в 15:36, 16 декабря 2013

2013-12-16T15:36:46Z

ANA: /* Экзаменационные вопросы (в разработке) */

2013-12-16T11:54:47Z

‎Экзаменационные вопросы (в разработке)

ANA: /* Экзаменационные вопросы (в разработке) */

2013-12-16T10:57:37Z

‎Экзаменационные вопросы (в разработке)

ANA: /* Экзаменационные вопросы (в разработке) */

2013-12-16T10:19:01Z

‎Экзаменационные вопросы (в разработке)

ANA: /* Экзаменационные вопросы (в разработке) */

2013-12-16T09:30:50Z

‎Экзаменационные вопросы (в разработке)

@@ Строка 16: / Строка 16: @@
 ! colspan=3 | Дополнительные занятие для защиты ЛР
 |-
-! 013201-2 || 14:00 27.12, Пт || 17:00 26.12, Чт.
+! 013201-2 || colspan=2 | 17:00-18:00 26.12, Чт.
 |}
 == Допуск к экзамену ==

@@ Строка 16: / Строка 16: @@
 ! colspan=3 | Дополнительные занятие для защиты ЛР
 |-
-! 013201-2 || 14:00 27.12, Пт || 17:00 25.12, Чт.
+! 013201-2 || 14:00 27.12, Пт || 17:00 26.12, Чт.
 |}

@@ Строка 13: / Строка 13: @@
 |-
 ! 013202 || 14:00 27.12, Пт || 8:00 28.12, Сб
 |}

@@ Строка 94: / Строка 94: @@
 # Система моделирования ModelSim. Моделирование с помощью скриптов.
 <!-- # Синтезатор Leonardo. Этапы синтеза логических схем в Leonardo. Управление синтезатором.-->
+<!-- -->
-−
 # Логические элементы И, ИЛИ, НЕ, исключающее ИЛИ. Графическое обозначение. Таблицы истинности. Описание логических элементов на языке VHDL.
 # Задание функционирования комбинационных  схем с помощью таблиц истинности и логических выражений. Описание систем ДНФ, описание ПЛМ. Примеры.
@@ Строка 167: / Строка 166: @@
 === Задачи ===
 # Описать дешифратор 4-16 на языке VHDL
+# По VHDL-коду нарисовать временные диаграммы сигналов, входящих в программу.

← Предыдущая		Версия 11:37, 17 декабря 2013
Строка 4:		Строка 4:

	К экзамену допускаются студенты защитившие все лабораторные работы и прошедшие успешно все тесты.		К экзамену допускаются студенты защитившие все лабораторные работы и прошедшие успешно все тесты.
		+
		+
		+	{\| align=center cellspacing="0" cellpadding="5" border="1"
		+	\|+ Расписание экзаменов
		+	! Группа \|\| Консультация (а. 304-1) \|\| Экзамен (а. 304-1)
		+	\|-
		+	! 013201 \|\| 14:00 23.12, Пн \|\| 8:00 24.12, Вт
		+	\|-
		+	! 013202 \|\| 14:00 27.12, Пт \|\| 8:00 28.12, Сб
		+	\|}

	== Допуск к экзамену ==		== Допуск к экзамену ==

@@ Строка 47: / Строка 47: @@
 == Экзаменационные вопросы (в разработке) ==
+[[Файл:Диплом.png|right]]
 === Теоретические вопросы ===

@@ Строка 88: / Строка 88: @@
 # Логические элементы И, ИЛИ, НЕ, исключающее ИЛИ. Графическое обозначение. Таблицы истинности. Описание логических элементов на языке VHDL.
 # Задание функционирования комбинационных  схем с помощью таблиц истинности и логических выражений. Описание систем ДНФ, описание ПЛМ. Примеры.
 # Шифратор и дешифратор. Выполняемые функции. Способы описания на языке VHDL.
 # Приоритетный шифратор. Выполняемые функции. Способы описания на языке VHDL.
 # Мультиплексор и демультиплексор. Выполняемые функции. Способы описания на языке VHDL.
 # Двоичный сумматор. Выполняемые функции. Способы описания на языке VHDL.
 # Триггеры. Классификация. Выполняемые функции. Способы описания на языке VHDL.
 # Двоичные счетчики. Классификация. Выполняемые функции. Способы описания на языке VHDL.
-# Регистры. Классификация. Выполняемые функции. Способы описания на языке VHDL.
+# Регистры. Классификация. Выполняемые функции. Структурное и функциональное описание на языке VHDL.
 # Автомат Мили. Способы описания на языке VHDL. Пример построения автомата Мили.
 # Автомат Мура. Способы описания на языке VHDL. Пример построения автомата Мура.
@@ Строка 105: / Строка 107: @@
 # Оперативные запоминающие устройства (ОЗУ). Структура, интерфейс, принцип работы, способы описания на языке VHDL.
 # Обзор архитектуры и основных функциональных блоков ПЛИС семейства Spartan-3.
+<!-- # Иерархическое описание сумматоров с последовательным переносом. Пример.-->
-# Иерархическое описание сумматоров с последовательным переносом. Пример.
+<!-- # Функциональное описание конечного автомата на языке VHDL. Пример.-->
 # Функциональное описание конечного автомата на языке VHDL. Пример.
 # Синтезируемое подмножество языка  VHDL. Синтезируемые и не синтезируемые операторы и конструкции. Примеры.
@@ Строка 147: / Строка 148: @@
 * Где может быть указано обращение к пакету?
 * Основные отличия VHDL от других языков программирования ?
 <!--
 # Описание логических элементов на языке VHDL
 # Описание дешифратора на языке VHDL
 # Временные параметры триггеров
+-->
 === Задачи ===
 # Описать дешифратор 4-16 на языке VHDL
-−
+#
--->

@@ Строка 57: / Строка 57: @@
 # Лексические элементы языка VHDL: разделители, комментарии, идентификаторы. Примеры.
 # Ключевые слова языка VHDL. Литералы. Классификация типов. Примеры.
 # Константы. Сигналы. Переменные. Декларации констант, сигналов, переменных. Примеры.
 # Логические, арифметические, символьные типы и подтипы языка VHDL. Примеры.
-# Тип std_logic. Пакет std_logic_1164.
+# Тип std_logic. Пакет std_logic_1164. Назначение функций пакета.
 # Типы signed и unsigned пакета numeric_std. Назначение функций пакета.
 # Инерционная и транспортная задержка, дельта-задержка. Примеры.
@@ Строка 70: / Строка 71: @@
 # Параллельные  операторы: process (процесс); оператор параллельного сообщения; оператор параллельного вызова процедуры. Примеры.
 # Атрибуты сигналов различных типов. Примеры.
-# Параллельные операторы: оператор условного назначения сигнала;  оператор select выборочного назначения сигнала;  оператор создания экземпляра компонента. Примеры.
+# Параллельные операторы: оператор условного назначения сигнала;  оператор select выборочного назначения сигнала;  оператор создания экземпляра компонента (port map). Примеры.
 # Оператор generate (генерации). Примеры.
-# Оператор параллельного сообщения, параллельного вызова процедуры. Пример.
+<!-- # Оператор параллельного сообщения, параллельного вызова процедуры. Пример.-->
 # Общий вид оператора декларации функции. Примеры функций преобразования типов.  Преобразование десятичного числа (integer) в двоичное представление числа (std_logic_vector).
 <!-- # Назначение конфигураций. Оператор конфигурации.-->
 # Видимость сигналов, компонент, переменных. <!-- Разделяемые переменные.--> Примеры.
 # Пакет, тело пакета. Что  можно декларировать в пакетах?
-# Использование пакетов STANDARD, NUMERIC_STD, TEXTIO в системах моделирования.
+# Работа с файлами в VHDL. Пакеты TEXTIO, STD_LOGIC_TEXTIO. Назначение функций пакетов.
 # Описание монтажной логики с помощью разрешающей функции. Пример.
 <!-- # Высокоуровневый и логический синтез. Компилятивный подход к высокоуровневому синтезу. Генерируемые модули.-->
-# Кодирование целых (положительных и отрицательных чисел), кодирование элементов массивов при синтезе схем по VHDL-описаниям. Примеры.
+<!-- # Кодирование целых (положительных и отрицательных чисел), кодирование элементов массивов при синтезе схем по VHDL-описаниям. Примеры.-->
-# Синтезируемое подмножество языка  VHDL. Синтезируемые и не синтезируемые операторы и конструкции. Примеры.
 # Система моделирования ModelSim. Моделирование с помощью скриптов.
 <!-- # Синтезатор Leonardo. Этапы синтеза логических схем в Leonardo. Управление синтезатором.-->
-# Литералы
+# Задание функционирования комбинационных  схем с помощью таблиц истинности и логических выражений. Описание систем ДНФ, описание ПЛМ. Примеры.
-# Типы
+# VHDL модели ПЗУ, дешифраторов, мультиплексоров, сумматоров.
-# Oбъекты языка VHDL
+# VHDL модели D-триггера, RS-триггера.
-# Операции в выражениях
+# Иерархическое описание сумматоров с последовательным переносом. Пример.
-# Операнды в выражениях
+# Функциональное описание конечного автомата на языке VHDL. Пример.
-# Реализация выражения в аппаратной модели VHDL.
+# Синтезируемое подмножество языка  VHDL. Синтезируемые и не синтезируемые операторы и конструкции. Примеры.
-# Статические выражения
-# Последовательный оператор присваивания
-# Последовательные операторы
-# Операторы assert и report
-# Оператор ожидания события wait
-# Последовальные логические операторы
-# Оператор цикла
-# Процедуры и функции
-# Оператор процесса
-# Атрибуты сигналов
-# Атрибуты массиов
-# Объявление объекта
-# Архитектура объекта
-# Пакеты
-# Псевдонимы
-# Метки в программе
-<!-- # Объявление конфигурации-->
-# Параллельные операторы
-# Оператор вставки компонента (port map)
-# Оператор generate