Спец курс (Избранные главы VHDL)/SystemC - История изменений

Vidokq в 09:18, 2 декабря 2013

2013-12-02T09:18:00Z

2013-12-02T09:07:02Z

2013-03-20T15:01:48Z

‎Слайд: Generic

2013-03-20T15:00:33Z

‎Слайд: Generic

2013-03-20T14:59:20Z

‎Слайд: Generic

2013-03-20T14:56:54Z

‎Слайд: Generic

2013-03-20T14:54:41Z

‎Слайд: Architecture

2013-03-20T14:53:28Z

‎Слайд: Entity

2013-03-20T14:53:03Z

‎Слайд: Architecture

2013-03-20T14:50:34Z

‎Слайд: Entity

← Предыдущая		Версия 09:18, 2 декабря 2013
Строка 4:		Строка 4:
	;author: Зайцев В.С.		;author: Зайцев В.С.
	</slideshow>		</slideshow>
		+	{\| align=center width=800px
		+	![[Файл:SystemC_From_the_ground_up.mm]]
		+	\|}

−	~~[[Файл:SystemC_From_the_ground_up.mm]]~~

← Предыдущая		Версия 09:07, 2 декабря 2013
Строка 1:		Строка 1:
		+	{{ИГСАПР_TOC}}
	<slideshow style="custis" headingmark="Слайд:" incmark=":step" scaled="true" >		<slideshow style="custis" headingmark="Слайд:" incmark=":step" scaled="true" >
	;title: '''Введение в SystemC.'''		;title: '''Введение в SystemC.'''

@@ Строка 537: / Строка 537: @@
 ===Слайд: Generic ===
-<slides split="-----"  >
+<slides split="-----"  width="600" >
 {| cellspacing="0" cellpadding="5" border="1" width=100%
 !{{Фио|'''<big></big>Пример на VHDL'''}}
@@ Строка 545: / Строка 545: @@
 entity soft is
    generic (UART_Speed : integer := 115200;
-           System_CLK : integer := 50000000
+            System_CLK : integer := 50000000
             );
 --
 architecture beh of soft is

@@ Строка 537: / Строка 537: @@
 ===Слайд: Generic ===
-<slides split="-----" width="700" >
+<slides split="-----"  >
 {| cellspacing="0" cellpadding="5" border="1" width=100%
 !{{Фио|'''<big></big>Пример на VHDL'''}}

@@ Строка 537: / Строка 537: @@
 ===Слайд: Generic ===
-<slides split="-----" width="800" >
+<slides split="-----" width="700" >
 {| cellspacing="0" cellpadding="5" border="1" width=100%
 !{{Фио|'''<big></big>Пример на VHDL'''}}
@@ Строка 551: / Строка 551: @@
 --
 architecture beh of soft is
-  CLK_i <= not CLK_i after 1 ns * (1000000000 / System_CLK );
+  CLK_i <=
 end beh;
 </source>

@@ Строка 537: / Строка 537: @@
 ===Слайд: Generic ===
-<slides split="-----" width="700" >
+<slides split="-----" width="800" >
-{| cellspacing="0" cellpadding="0" border="1"
+{| cellspacing="0" cellpadding="5" border="1" width=100%
+!{{Фио|'''<big></big>Пример на VHDL'''}}
-{{Фио|'''<big></big>Пример на VHDL'''}}
+!{{Фио|'''<big></big>Пример на SystemC (sc_get_param)'''}}
-<source lang="vhdl">
+|-
 entity soft is
    generic (UART_Speed : integer := 115200;
@@ Строка 553: / Строка 554: @@
 end beh;
 </source>
+| align=left valign=top|<source lang="cpp">
-−
-{{Фио|'''<big></big>Пример на SystemC (sc_get_param)'''}}
-−
 <source lang="cpp">
 SC_MODULE (soft_sc_module)
+{
@@ Строка 565: / Строка 562: @@
         tmd("tmd")
+       {
-	if (!sc_get_param("System_CLK",System_CLK)) cout << "error get generic";
+	if (!sc_get_param("System_CLK",System_CLK))
-	if (!sc_get_param("UART_Speed",UART_Speed)) cout << "error get generic";
+           cout << "error get generic";
 	period_ns=(1000000000)/System_CLK;
 	str = new char [1000];

@@ Строка 524: / Строка 524: @@
        tmd.write(btmd);
        // tmd = btmd;
-//оператор присваивания перегружен и выолнит вызов функции write
+// оператор присваивания перегружен и
+       }
      ~soft_sc_module()

@@ Строка 421: / Строка 421: @@
 ! {{Фио|'''<big></big>Пример поведенческой модели <br /> накопителя (SystemVerilog)'''}}
 |-
-|align=left|<source lang="vhdl">
+| align=left valign=top|<source lang="vhdl">
 entity soft is
    generic (

@@ Строка 425: / Строка 425: @@
    generic (
      UART_Speed : integer := 115200;   -- UART Speed
-     System_CLK : integer := 50000000;  -- System CLK in Hz
+     System_CLK : integer := 50000000; -- System CLK in Hz
      comand_file : string :="/home/user/comfile.txt" );
    port (
-     CLK      : out  std_logic;                     -- system clk
+     CLK      : out  std_logic;                    -- system clk
-     RST_N    : out  std_logic;                     -- system reset#
+     RST_N    : out  std_logic;                    -- system reset#
-     DATA_IN  : out  std_logic_vector(7 downto 0);  -- Transmit data
+     DATA_IN  : out  std_logic_vector(7 downto 0); -- Transmit data
-     DATA_OUT : in   std_logic_vector(7 downto 0);  -- Recieved data
+     DATA_OUT : in   std_logic_vector(7 downto 0); -- Recieved data
      RX_VALID : in   std_logic;              -- RX buffer data ready
      TX_VALID : out  std_logic;              -- Data for TX avaible