Quiz:V2 - История изменений

Vidokq в 08:51, 9 марта 2015

2015-03-09T08:51:11Z

Vidokq: /* Вопрос: VHDL-4 */

2015-02-23T18:34:18Z

‎Вопрос: VHDL-4

Vidokq: /* Вопрос: VHDL-4 */

2015-02-23T18:33:39Z

‎Вопрос: VHDL-4

Vidokq: /* Ответы */

2015-02-23T18:32:50Z

‎Ответы

Vidokq: /* Вопрос: VHDL-4 */

2015-02-23T12:57:03Z

‎Вопрос: VHDL-4

Vidokq: /* Вопрос: VHDL-4 */

2015-02-22T20:18:47Z

‎Вопрос: VHDL-4

Vidokq: Новая страница: «; Название: BIT-Cup 2015 ; Введение: Данный тест позволит вам проверить знания в VHDL ; Режим: TUTOR ; …»

2015-02-22T20:18:06Z

Новая страница: «; Название: BIT-Cup 2015 ; Введение: Данный тест позволит вам проверить знания в VHDL ; Режим: TUTOR ; …»

Новая страница

; Название: BIT-Cup 2015
; Введение: Данный тест позволит вам проверить знания в VHDL
; Режим: TUTOR
; Число вопросов: 20
; Переставлять вопросы: да
; Переставлять ответы: да
; Процент завершения: 95
; Мин. попыток слишком простых вопросов: 10

=== Вопрос: VHDL-1 ===
1. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа integer соответственно):
<source lang="vhdl">go : PROCESS (a, b)
SIGNAL y: bit;
BEGIN
IF (a /= b) THEN
y <= a;
ELSE
y <= b;
END IF;
END PROCESS;
</source>

==== Ответы ====
* y будет присвоено значение a;
* y будет присвоено значение 5;
* y будет присвоено значение 4;
* Система моделирования выдаст ошибку моделирования;
* Правильный ответ: Компилятор/синтезатор выдаст ошибку компиляции.



=== Вопрос: VHDL-2 ===
2. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: {{Кр|?}}

<source lang="vhdl">...
PORT(
...
x : in BIT;
y : out BIT;
...
);
ARCHITECTURE rtl OF example IS
SIGNAL flag: BIT := ‘1’;
BEGIN
flag <= ‘0’;
...
my_process : PROCESS(flag)
BEGIN
IF NOT flag THEN
y <= ‘1’;
ELSE
y <= ‘0’;
END IF;
END PROCESS;
END ARCHITECTURE rtl;
</source>

==== Ответы ====
* Значение y будет равно 0;
* Правильный ответ: Значение y будет равно '1';
* Значение y будет равно ‘0’;
* Ошибка в процессе моделирования;
* Ошибка в процессе компиляции;
* Значение y не будет определено, т.к. процесс никогда не выполнится.

=== Вопрос: VHDL-3 ===
3. Какое из устройств будет результатом синтеза, представленной ниже части кода:
<source lang="vhdl">...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...</source>

==== Ответы ====
* Параллельный регистр;
* Последовательно-параллельный регистр;
* Правильный ответ: Параллельно-последовательный регистр;
* Регистр последовательного приближения;
* Делитель частоты с загружаемым коэффициентом деления.

=== Вопрос: VHDL-4 ===
4. Укажите, что будет делать схема после синтеза: {{Кр|?}}
<source lang="vhdl">
Library ieee;
use ieee.std_logic_1164.all;
entity ea is
port (
b : in std_logic;
c : in std_logic;
y : out std_logic);
end entity;
architecture beh of ea is
signal a : std_logic;
signal d : std_logic;
begin
cc: process (a, b)
begin -- process cc
if b = '0' then -- asynchronous reset (active low)
d <= '0';
elsif a'event and a = '1' then -- rising clock edge
d <= c;
end if;
end process cc;
a <= d xor c;
y <= a;
end architecture;
</source>
==== Ответы ====
* Схема не синтезируемая;
* Схема предтсавляет собой D-триггер с асинхронным сбросом, на вход данных, которого подается результат операции xor;
* Правильный ответ: Синтезируемая схема формирования строба по изменению значения входного сигнала;
* Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
* Правильный ответ: Схема повторителя входного сигнала

@@ Строка 10: / Строка 10: @@
-=== Вопрос: VHDL-1 ===
+=== Вопрос: VHDL-1 (3)===
 . Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа integer соответственно):
 <source lang="vhdl">go : PROCESS (a, b)
@@ Строка 36: / Строка 36: @@
   # E:/questasim_10.1b/win64/vcom failed. -->
-=== Вопрос: VHDL-2 ===
+=== Вопрос: VHDL-2 (3)===
 . Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: {{Кр|?}}
@@ Строка 70: / Строка 70: @@
 * Значение y не будет определено, т.к. процесс никогда не выполнится.
-=== Вопрос: VHDL-3 ===
+=== Вопрос: VHDL-3 (4)===
 . Какое из устройств будет результатом синтеза, представленной ниже части кода:
 <source lang="vhdl">...
@@ Строка 93: / Строка 93: @@
-=== Вопрос: VHDL-4 ===
+=== Вопрос: VHDL-4 (8)===
 . Укажите, что представляет собой схема после синтеза описания: {{Кр|?}}
 <!-- Library ieee;
@@ Строка 128: / Строка 128: @@
 * Правильный ответ: Схема повторителя входного сигнала
-=== Вопрос: VHDL-5 ===
+=== Вопрос: VHDL-5 (5)===
 . Укажите, в каком предложении встречается слово не являющееся ключевым словом языка VHDL: {{Кр|?}}
 # Attribute is not shared constant

← Предыдущая		Версия 12:57, 23 февраля 2015
Строка 127:		Строка 127:
	* Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;		* Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
	* Правильный ответ: Схема повторителя входного сигнала		* Правильный ответ: Схема повторителя входного сигнала
		+
		+	=== Вопрос: VHDL-5 ===
		+	5. Укажите, в каком предложении встречается слово не являющееся ключевым словом языка VHDL: {{Кр\|?}}
		+	# Attribute is not shared constant
		+	# Selected function is library component
		+	# Use record when guarded signal
		+	# Wait until bus return and to report then
		+	==== Ответы ====
		+	* 1;
		+	* Правильный ответ: 2;
		+	* 3;
		+	* 4;

@@ Строка 109: / Строка 109: @@
 begin
 cc: process (a, b)
-begin  -- process  cc
+begin
-   if b = '0' then                     -- asynchronous reset (active low)
+   if b = '0' then
      d <= '0';
-   elsif a'event and a = '1' then    -- rising clock edge
+   elsif a'event and a = '1' then
      d <= c;
    end if;

@@ Строка 28: / Строка 28: @@
 * y будет присвоено значение 4;
 * Система моделирования выдаст ошибку моделирования;
-* Правильный ответ: Компилятор/синтезатор выдаст ошибку компиляции.
+* Правильный ответ: Компилятор, синтезатор выдаст ошибку компиляции.
@@ Строка 35: / Строка 35: @@
   # ** Error: u1.vhdl(22): VHDL Compiler exiting
   # E:/questasim_10.1b/win64/vcom failed. -->
 === Вопрос: VHDL-2 ===