OS-VVM (Диплом)/Описание тестовой программы — различия между версиями
Материал из Wiki
(→Reset) |
(→Описание процедур/функций) |
||
| Строка 11: | Строка 11: | ||
=== Driver === | === Driver === | ||
| − | Драйвер преобразует последовательность элементов в огибающую. | + | Драйвер преобразует последовательность элементов в огибающую.<br /> |
Интерфейс: | Интерфейс: | ||
* data_size : in natural - размер передаваемых данных; | * data_size : in natural - размер передаваемых данных; | ||
| Строка 19: | Строка 19: | ||
=== Responder === | === Responder === | ||
Респондер преобразует выходной сигнал DUT в последовательность бит.<br /> | Респондер преобразует выходной сигнал DUT в последовательность бит.<br /> | ||
| + | Интерфейс: | ||
* signal tdata_mod : in std_logic - сигнал из DUT; | * signal tdata_mod : in std_logic - сигнал из DUT; | ||
* signal out_data : out std_logic_vector(1 to 164) - выходной сигнал респондера; | * signal out_data : out std_logic_vector(1 to 164) - выходной сигнал респондера; | ||
| Строка 24: | Строка 25: | ||
=== Pause === | === Pause === | ||
| − | Pause ждет ответ DUT и считает периоды. | + | Pause ждет ответ DUT и считает периоды.<br /> |
| + | Интерфейс: | ||
* signal tdata_mod : in std_logic - сигнал из DUT; | * signal tdata_mod : in std_logic - сигнал из DUT; | ||
* signal clk_num : out integer - количество периодов; | * signal clk_num : out integer - количество периодов; | ||
=== Reset === | === Reset === | ||
| − | Reset останавливает clock генератор на указанное время. | + | Reset останавливает clock генератор на указанное время.<br /> |
| + | Интерфейс: | ||
* wait_time : in time - время сброса(при 0 - бесконечно); | * wait_time : in time - время сброса(при 0 - бесконечно); | ||
* signal stop : out bit - сигнал остановки clock генератора; | * signal stop : out bit - сигнал остановки clock генератора; | ||
Версия 19:14, 3 марта 2013
Проект Диплом
- Спецификация ИМС
- Тестовый план
- Описание тестовой программы
Литература
- Метрики и процессы покрытия (en)
- Coverage Examples (Practice) (en)
- Requirements Writing Guidelines (en)
* OS-VVM *
Содержание |
Архитектура тестбенча
| |
|---|
| Рисунок — Архитектура тестбенча (edit) |
Описание процедур/функций
Driver
Драйвер преобразует последовательность элементов в огибающую.
Интерфейс:
- data_size : in natural - размер передаваемых данных;
- data : in bit_vector - входной сигнал;
- signal output : out std_logic - выходной сигнал (огибающая);
Responder
Респондер преобразует выходной сигнал DUT в последовательность бит.
Интерфейс:
- signal tdata_mod : in std_logic - сигнал из DUT;
- signal out_data : out std_logic_vector(1 to 164) - выходной сигнал респондера;
- signal bit_num : out integer - количество бит, полученных респондером;
Pause
Pause ждет ответ DUT и считает периоды.
Интерфейс:
- signal tdata_mod : in std_logic - сигнал из DUT;
- signal clk_num : out integer - количество периодов;
Reset
Reset останавливает clock генератор на указанное время.
Интерфейс:
- wait_time : in time - время сброса(при 0 - бесконечно);
- signal stop : out bit - сигнал остановки clock генератора;
WUPA
REQA
REQA - запрос карты;
Интерфейс:
- signal out_data : inout std_logic_vector(1 to 164) - данные полученные от респондера;
- signal tdata_mod : in std_logic - сигнал, идущий с выхода DUT;
- signal clk_num : inout integer - количество периодов;
- signal og : out std_logic - огибающая;
- signal bit_num : out integer - количество бит;
