Quiz:V2 — различия между версиями

Версия 22:33, 23 февраля 2015

Название

BIT-Cup 2015

Введение

Данный тест позволит вам проверить знания в VHDL

Режим

TUTOR

Число вопросов

20

Переставлять вопросы

да

Переставлять ответы

да

Процент завершения

95

Мин. попыток слишком простых вопросов

10

Вопрос: VHDL-1

go : PROCESS (a, b)
SIGNAL y: bit;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;

Ответы

• y будет присвоено значение a;
• y будет присвоено значение 5;
• y будет присвоено значение 4;
• Система моделирования выдаст ошибку моделирования;
• Правильный ответ: Компилятор, синтезатор выдаст ошибку компиляции.

Вопрос: VHDL-2

2. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: ?

...
PORT(
 ...
  x : in BIT;
  y : out BIT;
 ...
);
ARCHITECTURE rtl OF example IS
  SIGNAL flag: BIT := ‘1’;
BEGIN
  flag <= ‘0’;
   ...
  my_process : PROCESS(flag)
  BEGIN
    IF NOT flag THEN
      y <= ‘1’;
    ELSE
      y <= ‘0’;
    END IF;
  END PROCESS;
END ARCHITECTURE rtl;

Ответы

• Значение y будет равно 0;
• Правильный ответ: Значение y будет равно '1';
• Значение y будет равно ‘0’;
• Ошибка в процессе моделирования;
• Ошибка в процессе компиляции;
• Значение y не будет определено, т.к. процесс никогда не выполнится.

Вопрос: VHDL-3

...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...

Ответы

• Параллельный регистр;
• Последовательно-параллельный регистр;
• Правильный ответ: Параллельно-последовательный регистр;
• Регистр последовательного приближения;
• Делитель частоты с загружаемым коэффициентом деления.

Вопрос: VHDL-4

Library ieee;
use ieee.std_logic_1164.all;
entity ea is
  port (
  b : in std_logic;
  c : in std_logic;
  y : out std_logic);  
end entity;
architecture beh of ea is
signal a : std_logic;
signal d : std_logic;
begin
cc: process (a, b)
begin  
  if b = '0' then                   
    d <= '0';
  elsif a'event and a = '1' then    
    d <= c;
  end if;
end process  cc;
a <= d xor c;
y <= a;
end architecture;

Ответы

• Схема не синтезируемая;
• Схема предтсавляет собой D-триггер с асинхронным сбросом, на вход данных, которого подается результат операции xor;
• Правильный ответ: Синтезируемая схема формирования строба по изменению значения входного сигнала;
• Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
• Правильный ответ: Схема повторителя входного сигнала

Вопрос: VHDL-5

5. Укажите, в каком предложении встречается слово не являющееся ключевым словом языка VHDL: ?

1. Attribute is not shared constant
2. Selected function is library component
3. Use record when guarded signal
4. Wait until bus return and to report then

Ответы

• 1;
• Правильный ответ: 2;
• 3;
• 4;