«…Труд избавляет человека от трех великих зол: скуки, порока, нужды…»

Quiz:V2 — различия между версиями

Материал из Wiki
Перейти к: навигация, поиск
(Новая страница: «; Название: BIT-Cup 2015 ; Введение: Данный тест позволит вам проверить знания в VHDL ; Режим: TUTOR ; …»)
 
 
(не показаны 5 промежуточных версий 1 участника)
Строка 10: Строка 10:
 
   
 
   
 
   
 
   
−
=== Вопрос: VHDL-1 ===
+
=== Вопрос: VHDL-1 (3)===
 
1. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа integer соответственно):
 
1. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа integer соответственно):
 
<source lang="vhdl">go : PROCESS (a, b)
 
<source lang="vhdl">go : PROCESS (a, b)
Строка 28: Строка 28:
 
* y будет присвоено значение 4;
 
* y будет присвоено значение 4;
 
* Система моделирования выдаст ошибку моделирования;
 
* Система моделирования выдаст ошибку моделирования;
−
* Правильный ответ: Компилятор/синтезатор выдаст ошибку компиляции.
+
* Правильный ответ: Компилятор, синтезатор выдаст ошибку компиляции.
  
  
Строка 36: Строка 36:
 
  # E:/questasim_10.1b/win64/vcom failed. -->
 
  # E:/questasim_10.1b/win64/vcom failed. -->
  
−
 
+
=== Вопрос: VHDL-2 (3)===
−
=== Вопрос: VHDL-2 ===
+
 
2. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: {{Кр|?}}
 
2. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: {{Кр|?}}
  
Строка 71: Строка 70:
 
* Значение y не будет определено, т.к. процесс никогда не выполнится.
 
* Значение y не будет определено, т.к. процесс никогда не выполнится.
  
−
=== Вопрос: VHDL-3 ===
+
=== Вопрос: VHDL-3 (4)===
 
3. Какое из устройств будет результатом синтеза, представленной ниже части кода:
 
3. Какое из устройств будет результатом синтеза, представленной ниже части кода:
 
<source lang="vhdl">...
 
<source lang="vhdl">...
Строка 94: Строка 93:
  
  
−
=== Вопрос: VHDL-4 ===
+
=== Вопрос: VHDL-4 (8)===
−
4. Укажите, что будет делать схема после синтеза: {{Кр|?}}
+
4. Укажите, что представляет собой схема после синтеза описания: {{Кр|?}}
 +
<!-- Library ieee;
 +
use ieee.std_logic_1164.all; -->
 
<source lang="vhdl">
 
<source lang="vhdl">
−
Library ieee;
+
 
−
use ieee.std_logic_1164.all;
+
 
entity ea is
 
entity ea is
 
   port (
 
   port (
Строка 110: Строка 110:
 
begin
 
begin
 
cc: process (a, b)
 
cc: process (a, b)
−
begin  -- process  cc
+
begin   
−
   if b = '0' then                     -- asynchronous reset (active low)
+
   if b = '0' then                  
 
     d <= '0';
 
     d <= '0';
−
   elsif a'event and a = '1' then    -- rising clock edge
+
   elsif a'event and a = '1' then     
 
     d <= c;
 
     d <= c;
 
   end if;
 
   end if;
Строка 127: Строка 127:
 
* Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
 
* Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
 
* Правильный ответ: Схема повторителя входного сигнала
 
* Правильный ответ: Схема повторителя входного сигнала
 +
 +
=== Вопрос: VHDL-5 (5)===
 +
5. Укажите, в каком предложении встречается слово не являющееся ключевым словом языка VHDL: {{Кр|?}}
 +
# Attribute is not shared constant
 +
# Selected  function is library component
 +
# Use record when guarded signal
 +
# Wait until bus return and to report then
 +
==== Ответы ====
 +
* 1;
 +
* Правильный ответ: 2;
 +
* 3;
 +
* 4;

Текущая версия на 12:51, 9 марта 2015

Название
BIT-Cup 2015
Введение
Данный тест позволит вам проверить знания в VHDL
Режим
TUTOR
Число вопросов
20
Переставлять вопросы
да
Переставлять ответы
да
Процент завершения
95
Мин. попыток слишком простых вопросов
10


Содержание

Вопрос: VHDL-1 (3)

1. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа integer соответственно): 
go : PROCESS (a, b)
SIGNAL y: bit;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;

Ответы

  • y будет присвоено значение a;
  • y будет присвоено значение 5;
  • y будет присвоено значение 4;
  • Система моделирования выдаст ошибку моделирования;
  • Правильный ответ: Компилятор, синтезатор выдаст ошибку компиляции.


Вопрос: VHDL-2 (3)

2. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: ? 

...
PORT(
 ...
  x : in BIT;
  y : out BIT;
 ...
);
ARCHITECTURE rtl OF example IS
  SIGNAL flag: BIT := ‘1’;
BEGIN
  flag <= ‘0’;
   ...
  my_process : PROCESS(flag)
  BEGIN
    IF NOT flag THEN
      y <= ‘1’;
    ELSE
      y <= ‘0’;
    END IF;
  END PROCESS;
END ARCHITECTURE rtl;

Ответы

  • Значение y будет равно 0;
  • Правильный ответ: Значение y будет равно '1';
  • Значение y будет равно ‘0’;
  • Ошибка в процессе моделирования;
  • Ошибка в процессе компиляции;
  • Значение y не будет определено, т.к. процесс никогда не выполнится.

Вопрос: VHDL-3 (4)

3. Какое из устройств будет результатом синтеза, представленной ниже части кода: 
...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...

Ответы

  • Параллельный регистр;
  • Последовательно-параллельный регистр;
  • Правильный ответ: Параллельно-последовательный регистр;
  • Регистр последовательного приближения;
  • Делитель частоты с загружаемым коэффициентом деления.


Вопрос: VHDL-4 (8)

4. Укажите, что представляет собой схема после синтеза описания: ? 
entity ea is
  port (
  b : in std_logic;
  c : in std_logic;
  y : out std_logic);  
end entity;
architecture beh of ea is
signal a : std_logic;
signal d : std_logic;
begin
cc: process (a, b)
begin  
  if b = '0' then                   
    d <= '0';
  elsif a'event and a = '1' then    
    d <= c;
  end if;
end process  cc;
a <= d xor c;
y <= a;
end architecture;

Ответы

  • Схема не синтезируемая;
  • Схема предтсавляет собой D-триггер с асинхронным сбросом, на вход данных, которого подается результат операции xor;
  • Правильный ответ: Синтезируемая схема формирования строба по изменению значения входного сигнала;
  • Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
  • Правильный ответ: Схема повторителя входного сигнала

Вопрос: VHDL-5 (5)

5. Укажите, в каком предложении встречается слово не являющееся ключевым словом языка VHDL: ?

  1. Attribute is not shared constant
  2. Selected function is library component
  3. Use record when guarded signal
  4. Wait until bus return and to report then

Ответы

  • 1;
  • Правильный ответ: 2;
  • 3;
  • 4;
Источник — «http://simhard.com/wiki/index.php?title=Quiz:V2&oldid=4883»