Open Source VHDL Verification Methodology/Словарь терминов — различия между версиями
Материал из Wiki
ANA (обсуждение | вклад) м (→Другое) |
ANA (обсуждение | вклад) м (→OS-VVM) |
||
| Строка 5: | Строка 5: | ||
* Open Source VHDL Verification Methodology | * Open Source VHDL Verification Methodology | ||
* Randomization — псевдослучайное тестирование | * Randomization — псевдослучайное тестирование | ||
| − | * | + | * Constrained Random — настраиваемая генерация псевдослучайных тестов |
| + | ** Constrained-Random Tests (CRT) — перенастраиваемый генератор псевдослучайных значений [Хаханов, стр. 463] | ||
| + | ** Direct Test — проблемно-ориентированный или прямой тест [Хаханов, стр. 463] | ||
* not covered — не покрыты (охвачены) | * not covered — не покрыты (охвачены) | ||
* coverage hole/holes — дырки в покрытии | * coverage hole/holes — дырки в покрытии | ||
* regular coverage — | * regular coverage — | ||
* Coverage driven verification | * Coverage driven verification | ||
| − | |||
* Intelligent Coverage — интеллектуальное покрытие | * Intelligent Coverage — интеллектуальное покрытие | ||
* Coverage | * Coverage | ||
| Строка 46: | Строка 47: | ||
==== Примечания ==== | ==== Примечания ==== | ||
{{примечания}} | {{примечания}} | ||
| + | |||
==== Другое ==== | ==== Другое ==== | ||
* wire — связь | * wire — связь | ||
| Строка 57: | Строка 59: | ||
* Typical Code Coverage Flow — базовый маршрут покрытия кода | * Typical Code Coverage Flow — базовый маршрут покрытия кода | ||
* Simulation — моделирование | * Simulation — моделирование | ||
| + | * Stimulus — (входные) воздействия | ||
* design — проект | * design — проект | ||
* unreachable code — недостижимый код (т.е. такие строки кода, которые ни при каких условиях не могут быть выполнены) | * unreachable code — недостижимый код (т.е. такие строки кода, которые ни при каких условиях не могут быть выполнены) | ||
Версия 10:57, 5 марта 2013
Проект OS-VVM
Исходные коды
Презентации
Coverage
- Словарь терминов
- Дневник
- История проекта
Содержание |
OS-VVM
- Open Source VHDL Verification Methodology
- Randomization — псевдослучайное тестирование
- Constrained Random — настраиваемая генерация псевдослучайных тестов
- Constrained-Random Tests (CRT) — перенастраиваемый генератор псевдослучайных значений [Хаханов, стр. 463]
- Direct Test — проблемно-ориентированный или прямой тест [Хаханов, стр. 463]
- not covered — не покрыты (охвачены)
- coverage hole/holes — дырки в покрытии
- regular coverage —
- Coverage driven verification
- Intelligent Coverage — интеллектуальное покрытие
- Coverage
- coverage metric — метрики (меры) покрытия
- coverage space — область покрытия
- functional coverage — функциональное покрытие
- Coverage point (or item) — одномерное выражение (или просто переменная) sampled during coverage data collection.
- Bin — корзина — это поддиапазон значений точки покрытия;
- cross-coverage — перекрёстное (совместное) покрытие
- Coverage model (Model the coverage) —
- property coverage — покрытие свойств/утверждений?
- code coverage — покрытие кода
- Statement Coverage — покрытие операторов ?
- Line Coverage — покрытие строк (=Statement Coverage если в 1 строке 1 оператор) — количество строк исполнений каждой строки описания;[1]
- Branch Coverage — покрытие ветвей (переходов?) — число исполнений ветвей операторов условных переходов (if, case и др.);[1]
- Expression Coverage — покрытие выражений — низкоуровневая метрика, основанная на оценке числа вычисленный выражений на различных наборах данных;[1]
- Condition Coverage — покрытие состояний
- Path Coverage — покрытие путей — число исполнений всех возможных путей в графе программы[1];
- Toggle Coverage — ??? Полнота переключений (1→0 и 0→1) каждого бита данных[1]
- Integer toggles
- Enum toggles
- Register toggles, 2 transition
- Net toggles
- Extended register toggles
- Extended net toggles
- Finite State Machine (FSM) Coverage — покрытие конечного автомата (состояний и переходов)
- Protected Types — Защищённые типы
- Accumulating Coverage — Накопление покрытия
- Coverage Goals, Weights
- Randomization Thresholds
- Seed — начальное значение псевдослучайного генератора
- shared variable
- cross product — векторное произведение
Примечания
Другое
- wire — связь
- one-hot select bus —
- one-hot — это тип кодирования (например, автомата), при котором в слове (например, 8 бит) одновременно может быть установлен в лог. 1 только один бит.
- bus — шина
- implicit implementation
- Focused Expression Coverage
- Modified Condition/Decision Coverage
- sequential arc coverage
- Typical Code Coverage Flow — базовый маршрут покрытия кода
- Simulation — моделирование
- Stimulus — (входные) воздействия
- design — проект
- unreachable code — недостижимый код (т.е. такие строки кода, которые ни при каких условиях не могут быть выполнены)
Verification
- OVL (Open Verification Library) — библиотеки открытой верификации [1]
- PSL (Property Specification Language) — язык определённых свойств [2]
- SVA (SystemVerilog Assertion) — подмножество языка SystemVerilog для описания утверждений/свойств.
- ABV (Assertion-Based Verification) —
- Constraint-Based Verification —
- TLM-Based Verification
- TLM (Transaction-level modeling)
- ABD (Assertion-Based Design) —
- OVA (Open Vera Assertion) — язык описания утверждений/свойств
- HVL (Hardware Verification Logic) —
- CTL (Computation Tree Logic) —
- LTL (Linear-time Temporal Logic) — логика линейного времени
- GDL (General Description Language) —
- SERE (Sequential Extended Regular Expressions)
- QVL (Questa Verification Library
- Методология
- AVM (Advanced Verification Methodology ???)
- OBE properties
