Спец курс (Избранные главы VHDL)/Лабораторные работы — различия между версиями

Версия 14:13, 17 октября 2012

Задание 1-1

1. Разработать синтезируемое VHDL-описание блока кодирования данных.
   1. Входные порты: D_I, clk, rst.
   2. Выходные порты: D_O, возможно добавление доп. сигналов обратной связи.
2. Разработать тестовое окружение для запуска моделирования и проверки корректности передаваемых данных.
   1. Тестовое окружение содержит в себе блок чтения данных из файла и подачи данных на D_I.
   2. Блок формирования тактового сигнала.
   3. Блок формирования сигнала сброса по питанию.
3. Запуск моделирования, добавления сигналов и выполнение должны быть автоматизированны (script).

• Тип выходной кодировки 1-256 (iso-15693-2) Файл:ISO15693-2.pdf

• Частота тактового сигнала 13.56 MHz
• Перед стартом передачи данных посылать SOF

• После завершения передачи данных EOF

Задание 1-2

1. Разработать синтезируемое VHDL-описание блока декодирования данных.
   1. Входные порты: D_I, clk, rst.
   2. Выходные порты: D_O, возможно добавление доп. сигналов обратной связи.
2. Разработать тестовое окружение для запуска моделирования и проверки корректности передаваемых данных.
   1. Тестовое окружение содержит в себе блок записи принимаемых данных в файл.
   2. Блок формирования тактового сигнала.
   3. Блок формирования сигнала сброса по питанию.
3. Запуск моделирования, добавления сигналов и выполнение должны быть автоматизированны (script).

• Тип входной кодировки 1-256 (iso-15693-2) Файл:ISO15693-2.pdf

• Частота тактового сигнала 13.56 MHz
• Прием данных начинать после получения SOF

• Прекращать прием после прихода символа EOF

Задание 2

Кодирование FM0

Задание 3

Кодирование Манчестер

Задание 4

Задание 5

Задание 6

Задание 7

Задание 8

Задание 9

Задание 10