OS-VVM (Диплом)/Описание тестовой программы — различия между версиями

Версия 19:51, 3 марта 2013

Архитектура тестбенча

Рисунок — Архитектура тестбенча (edit)

Описание процедур/функций

Driver

Драйвер преобразует последовательность элементов в огибающую.
Интерфейс:

• data_size  : in natural - размер передаваемых данных;
• data  : in bit_vector - входной сигнал;
• signal output  : out std_logic - выходной сигнал (огибающая);

Responder

Респондер преобразует выходной сигнал DUT в последовательность бит.
Интерфейс:

• signal tdata_mod : in std_logic - сигнал из DUT;
• signal out_data  : out std_logic_vector(1 to 164) - выходной сигнал респондера;
• signal bit_num  : out integer - количество бит, полученных респондером;

Pause

Pause ждет ответ DUT и считает периоды.
Интерфейс:

• signal tdata_mod : in std_logic - сигнал из DUT;
• signal clk_num : out integer - количество периодов;

Reset

Reset останавливает clock генератор на указанное время.
Интерфейс:

• wait_time : in time - время сброса(при 0 - бесконечно);
• signal stop : out bit - сигнал остановки clock генератора;

WUPA

WUPA - запрос всех карт;
Интерфейс:

• signal out_data  : inout std_logic_vector(1 to 164) - данные полученные от респондера;
• signal tdata_mod : in std_logic - сигнал, идущий с выхода DUT;
• signal clk_num  : inout integer - количество периодов;
• signal og  : out std_logic - огибающая;
• signal bit_num  : out integer - количество бит;

REQA

REQA - запрос карты;
Интерфейс:

• signal out_data  : inout std_logic_vector(1 to 164) - данные полученные от респондера;
• signal tdata_mod : in std_logic - сигнал, идущий с выхода DUT;
• signal clk_num  : inout integer - количество периодов;
• signal og  : out std_logic - огибающая;
• signal bit_num  : out integer - количество бит;

Ant1

Ant1 - Антиколлизия каскадного уровня 1
Интерфейс:

• signal out_data  : inout std_logic_vector(1 to 164) - данные полученные от респондера;
• signal tdata_mod : in std_logic - сигнал, идущий с выхода DUT;
• signal clk_num  : inout integer - количество периодов;
• signal og  : out std_logic - огибающая;
• signal bit_num  : out integer - количество бит;
• signal arg  : inout std_logic_vector(1 to 164) - аргумент;