BIT-Cup 2015 — вопросы

Вопрос 1

entity ea is
  port (
  b : in std_logic;
  c : in std_logic;
  y : out std_logic);  
end entity;
architecture beh of ea is
signal a : std_logic;
signal d : std_logic;
begin
cc: process (a, b)
begin  
  if b = '0' then                   
    d <= '0';
  elsif a'event and a = '1' then    
    d <= c;
  end if;
end process  cc;
a <= d xor c;
y <= a;
end architecture;

1.  Схема предтсавляет собой D-триггер с асинхронным сбросом, на вход данных, которого подается результат операции xor;
2.  Схема не синтезируемая;
3.  Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
4.  Синтезируемая схема формирования строба по изменению значения входного сигнала;
5.  Схема повторителя входного сигнала

Вопрос 2

1.  1;
2.  3;
3.  2;
4.  4;

Вопрос 3

...
PORT(
 ...
  x : in BIT;
  y : out BIT;
 ...
);
ARCHITECTURE rtl OF example IS
  SIGNAL flag: BIT := ‘1’;
BEGIN
  flag <= ‘0’;
   ...
  my_process : PROCESS(flag)
  BEGIN
    IF NOT flag THEN
      y <= ‘1’;
    ELSE
      y <= ‘0’;
    END IF;
  END PROCESS;
END ARCHITECTURE rtl;

1.  Ошибка в процессе моделирования;
2.  Значение y будет равно '1';
3.  Значение y будет равно ‘0’;
4.  Значение y будет равно 0;
5.  Ошибка в процессе компиляции;
6.  Значение y не будет определено, т.к. процесс никогда не выполнится.

Вопрос 4

go : PROCESS (a, b)
SIGNAL y: bit;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;

1.  y будет присвоено значение a;
2.  y будет присвоено значение 4;
3.  Компилятор, синтезатор выдаст ошибку компиляции.
4.  Система моделирования выдаст ошибку моделирования;
5.  y будет присвоено значение 5;

Вопрос 5

...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...

1.  Делитель частоты с загружаемым коэффициентом деления.
2.  Последовательно-параллельный регистр;
3.  Регистр последовательного приближения;
4.  Параллельный регистр;
5.  Параллельно-последовательный регистр;