Вопросы с олимпиады по микроэлектронике — вопросы

Вопрос 1

1.  Нет;
2.  Да, если объявление осуществляется в пакете;
3.  Да, если объявлен в декларативной части процесса.
4.  Да;

Вопрос 2

1.  packet_write_mode, packet_read_mode, packet_append_mode;
2.  append_mode, read_write_mode.
3.  write_mode, read_mode, append_mode;
4.  write_mode, read_mode;

Вопрос 3

1.  BIT
2.  TIME, PHYSICAL
3.  INTEGER
4.  TIME
5.  PHYSICAL

Вопрос 4

1.  В теле оператора PROCESS.
2.  В архитектурном теле (ARCHITECTURE);
3.  В функциях;
4.  В теле оператора условной генерации компонентов (IF … GENERATE);
5.  В функциях и операторах PROCESS

Вопрос 5

1.  FILE_OPEN_STATUS;
2.  TIME;
3.  STATUS_MSG;
4.  SEVERITY_LEVEL;
5.  FILE_OPEN_KIND;

Вопрос 6

1.  Функция типа PURE.
2.  Оператор WAIT;
3.  Функция типа IMPURE;
4.  Алиас (ALIAS);
5.  Функция типа PURE, (IMPURE один раз точно возвращает значение)

Вопрос 7

1.  Да;
2.  Нет;
3.  Данный тип операторов в VHDL отсутствует.
4.  Все зависит от контекста;

Вопрос 8

1.  Относится к классу параллельных операторов;
2.  Прерывает текущую итерацию выполнения процесса.
3.  Определяет выполнение следующего по коду оператора;
4.  Используется для прерывания текущей итерации в теле операторов цикла;

Вопрос 9

1.  Определяет «сквозное» соединение портов, находящихся на различных уровнях иерархии компонентов;
2.  Определяет какое количество входных портов соответствующих компонентов оставить неподключенным;
3.  Позволяет определить компоненты, которые должны использовать именованное связывание;
4.  Позволяет не производить связывание портов компонентов, находящихся на разных уровнях иерархии;

Вопрос 10

1.  Используется для определения значения сигнала, имеющего несколько источников (драйверов);
2.  Разрешает выполнение функции при заданном условии.
3.  Используется при работе с процедурой расчета времени моделирования.
4.  Определяет состояние системы, когда происходит блокировка выполнения процессов;

Вопрос 11

1.  Да;
2.  Нет;
3.  Да, но только в стандарте VHDL`1989.

Вопрос 12

1.  Структурный.
2.  Поведенческий;
3.  Поведенческий и структурный;
4.  Циклический;
5.  Конструкторский;

Вопрос 13

...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...

1.  Параллельный регистр;
2.  Регистр последовательного приближения;
3.  Параллельно-последовательный регистр;
4.  Последовательно-параллельный регистр;
5.  Делитель частоты с загружаемым коэффициентом деления.

Вопрос 14

1.  Транспортная;
2.  Инерционная и транспортная.
3.  Временная;
4.  Инерционная;
5.  Сигнальная;

Вопрос 15

1.  Прерывает выполнение работы цикла;
2.  Не может быть указан;
3.  Прерывает выполнение текущей итерации цикла;
4.  Такого оператора не существует.

Вопрос 16

...
PORT(
 ...
  x : in BIT;
  y : out BIT;
 ...
);
ARCHITECTURE rtl OF example IS
  SIGNAL flag: BIT := ‘1’;
BEGIN
  flag <= ‘0’;
   ...
  my_process : PROCESS(flag)
  BEGIN
    IF NOT flag THEN
      y <= ‘1’;
    ELSE
      y <= ‘0’;
    END IF;
  END PROCESS;
END ARCHITECTURE rtl;

1.  Значение y будет равно ‘0’;
2.  Значение y не будет определено, т.к. процесс никогда не выполнится.
3.  Ошибка в процессе моделирования;
4.  Значение y будет равно 0;
5.  Ошибка в процессе компиляции;
6.  Значение y будет равно '1';

Вопрос 17

1.  В подпрограмме;
2.  Только в процедуре (PROCEDURE).
3.  В декларативной части процесса (PROCESS);
4.  В декларативной части архитектурного тела (ARCHITECTURE);
5.  В пакете (PACKAGE);

Вопрос 18

1.  Сигнал (SIGNAL)
2.  Массив
3.  Константа (CONSTANT)
4.  Любой скалярный тип

Вопрос 19

1.  Да;
2.  Нет;
3.  Да, только если он объявлен в пакете (PACKAGE);
4.  Да, только в стандарте VHDL'1993.

Вопрос 20

go : PROCESS (a, b)
SIGNAL y: BIT;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;

1.  y будет присвоено значение 5;
2.  Компилятор/синтезатор выдаст ошибку компиляции.
3.  Система моделирования выдаст ошибку моделирования;
4.  y будет присвоено значение 4;