«Бог не меняет того, что (происходит) с людьми, пока они сами не изменят своих помыслов.» Коран, Сура 12:13

Вопросы с олимпиады по микроэлектронике — вопросы

Перейти к: навигация, поиск
12345678910
11121314151617181920
Данный тест позволит вам проверить знания в различных областях микроэлектроники

Вариант 1456367079.

Ваше имя: 

Вопрос 1

30. Какой тип (модель) задержки (delay model) представляет задержку распространения сигнала по цепям связи в проекте на VHDL:

  1.  Инерционная;
  2.  Сигнальная;
  3.  Временная;
  4.  Транспортная;
  5.  Инерционная и транспортная.

Вопрос 2

27. Какие утверждения верны:

  1.  Пакеты включают библиотеки.
  2.  Сигналы бывают двух типов – внешние и внутренние;
  3.  Ключевое слово DEFAULT в подпрограмме используется в случае, когда при их вызове
  4.  Процедуры в VHDL никогда не содержат оператор RETURN;
  5.  В одном VHDL-файле проекта не может быть множество архитектурных тел.

Вопрос 3

13. Оператор присваивания значения переменной относится к классу последовательностных операторов:

  1.  Все зависит от контекста;
  2.  Нет;
  3.  Данный тип операторов в VHDL отсутствует.
  4.  Да;

Вопрос 4

35. Какие из перечисленных ниже операторов относятся к классу параллельных (CONCURRENT)?

  1.  Оператор BLOCK;
  2.  Оператор селективного присваивания значения сигналу (SELECT);
  3.  Оператор PROCESS и BLOCK и SELECT;
  4.  Условный оператор IF … THEN … ELSE;
  5.  Оператор PROCESS;
  6.  Оператор присвоения значения переменной.

Вопрос 5

1. Укажите необходимую конструкцию (вместо троеточия) STD_LOGIC_VECTOR (7 … 0):

  1.  WHEN;
  2.  TO;
  3.  TIME;
  4.  DOWNTO;
  5.  PACKAGE.

Вопрос 6

39. Укажите, какой из представленных ниже операторов проверки условия (на равенство некоторому константному значению) допустим в теле процесса isEqual: 
signal Sig : bit_vector(7 downto 0);
...
isEqual: process (Sig) is
... -– оператор проверки условия
end process isEqual;
  1.  if Sig /= not (others => '0')then …;
  2.  if Sig = "00000000" then …;
  3.  if Sig = (Sig'range => '0') then …;
  4.  if Sig = (others => '0') then …;

Вопрос 7

40. Какое из устройств будет результатом синтеза, представленной ниже части кода: 
...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...
  1.  Параллельно-последовательный регистр;
  2.  Параллельный регистр;
  3.  Регистр последовательного приближения;
  4.  Последовательно-параллельный регистр;
  5.  Делитель частоты с загружаемым коэффициентом деления.

Вопрос 8

22. Ключевое слово OPEN при связывании портов (PORT MAP): ?!

  1.  Позволяет не производить связывание портов компонентов, находящихся на разных уровнях иерархии;
  2.  Позволяет определить компоненты, которые должны использовать именованное связывание;
  3.  Определяет какое количество входных портов соответствующих компонентов оставить неподключенным;
  4.  Определяет «сквозное» соединение портов, находящихся на различных уровнях иерархии компонентов;

Вопрос 9

10. Укажите синтаксическую конструкцию (вместо троеточия), где необходимо указать ключевое слово WHEN:

  1.  word := (... => '0');
  2.  STD_LOGIC_... (31 DOWNTO 0);
  3.  comp <= ‘1’ ... a = b ELSE ‘0’;
  4.  FOR i in array’range ... a = b.

Вопрос 10

16. Символ & определяет логическую операцию И?

  1.  Да, только для переменных и сигналов типа BOOLEAN;
  2.  Да;
  3.  Да, только для переменных и сигналов типа BIT;
  4.  Нет;

Вопрос 11

38. Укажите, какие из представленных ниже стилей описания проектов существуют в языке VHDL:

  1.  Объектно-ориентированный;
  2.  Потоковый;
  3.  Сигнальный.
  4.  Графовый;
  5.  Поведенческий;

Вопрос 12

31. Компоненты (COMPONENT) могут быть объявлены:

  1.  В декларативной части архитектурного тела (ARCHITECTURE);
  2.  В подпрограмме;
  3.  Только в процедуре (PROCEDURE).
  4.  В декларативной части процесса (PROCESS);
  5.  В пакете (PACKAGE);

Вопрос 13

11. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа INTEGER соответственно): 
go : PROCESS (a, b)
SIGNAL y: BIT;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;
  1.  Компилятор/синтезатор выдаст ошибку компиляции.
  2.  Система моделирования выдаст ошибку моделирования;
  3.  y будет присвоено значение 4;
  4.  y будет присвоено значение 5;

Вопрос 14

7. Может вернуть различное значение при каждом новом обращении: (!?)

  1.  Алиас (ALIAS);
  2.  Функция типа PURE, (IMPURE один раз точно возвращает значение)
  3.  Функция типа IMPURE;
  4.  Оператор WAIT;
  5.  Функция типа PURE.

Вопрос 15

32. Оператор процесса (PROCESS) должен всегда содержать список чувствительности:

  1.  Да;
  2.  Да, если в теле оператора процесса присутствует оператор WAIT.
  3.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор STOP;
  4.  Нет, не всегда, он может отсутствовать, если в теле процесса присутствует оператор WAIT;

Вопрос 16

33. Последовательностные операторы могут использоваться:

  1.  В теле оператора PROCESS.
  2.  В функциях;
  3.  В функциях и операторах PROCESS
  4.  В теле оператора условной генерации компонентов (IF … GENERATE);
  5.  В архитектурном теле (ARCHITECTURE);

Вопрос 17

34. Какой из перечисленных ниже типов данных может принимать следующее множество значений: note, warning, error, failure?

  1.  STATUS_MSG;
  2.  TIME;
  3.  FILE_OPEN_STATUS;
  4.  FILE_OPEN_KIND;
  5.  SEVERITY_LEVEL;

Вопрос 18

23. Какие стили описания имеют место быть в VHDL?

  1.  Структурный.
  2.  Поведенческий;
  3.  Циклический;
  4.  Поведенческий и структурный;
  5.  Конструкторский;

Вопрос 19

19. Атрибут RANGE относится к объектам типа:

  1.  Константа (CONSTANT)
  2.  Массив
  3.  Любой скалярный тип
  4.  Сигнал (SIGNAL)

Вопрос 20

3. Порты в секции ENTITY могут иметь только направление IN и OUT.

  1.  Да;
  2.  Нет;
  3.  Да, но только в стандарте VHDL 2008.
Источник — «http://simhard.com/wiki/index.php/Служебная:MediawikiQuizzer»