Вопросы с олимпиады по микроэлектронике — вопросы

Вопрос 1

1.  write_mode, read_mode;
2.  packet_write_mode, packet_read_mode, packet_append_mode;
3.  append_mode, read_write_mode.
4.  write_mode, read_mode, append_mode;

Вопрос 2

...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...

1.  Параллельный регистр;
2.  Делитель частоты с загружаемым коэффициентом деления.
3.  Последовательно-параллельный регистр;
4.  Регистр последовательного приближения;
5.  Параллельно-последовательный регистр;

Вопрос 3

1.  В подпрограмме;
2.  Только в процедуре (PROCEDURE).
3.  В декларативной части архитектурного тела (ARCHITECTURE);
4.  В декларативной части процесса (PROCESS);
5.  В пакете (PACKAGE);

Вопрос 4

1.  Функция типа IMPURE;
2.  Функция типа PURE, (IMPURE один раз точно возвращает значение)
3.  Алиас (ALIAS);
4.  Оператор WAIT;
5.  Функция типа PURE.

Вопрос 5

1.  Процедуры в VHDL никогда не содержат оператор RETURN;
2.  Пакеты включают библиотеки.
3.  В одном VHDL-файле проекта не может быть множество архитектурных тел.
4.  Сигналы бывают двух типов – внешние и внутренние;
5.  Ключевое слово DEFAULT в подпрограмме используется в случае, когда при их вызове

Вопрос 6

1.  Определяет состояние системы, когда происходит блокировка выполнения процессов;
2.  Разрешает выполнение функции при заданном условии.
3.  Используется при работе с процедурой расчета времени моделирования.
4.  Используется для определения значения сигнала, имеющего несколько источников (драйверов);

Вопрос 7

signal Sig : bit_vector(7 downto 0);
...
isEqual: process (Sig) is
... -– оператор проверки условия
end process isEqual;

1.  if Sig = (Sig'range => '0') then …;
2.  if Sig = (others => '0') then …;
3.  if Sig /= not (others => '0')then …;
4.  if Sig = "00000000" then …;

Вопрос 8

1.  comp <= ‘1’ ... a = b ELSE ‘0’;
2.  word := (... => '0');
3.  STD_LOGIC_... (31 DOWNTO 0);
4.  FOR i in array’range ... a = b.

Вопрос 9

1.  (D) REAL;
2.  Ответы А, С, В
3.  (E) INTEGER;
4.  (C) FLOAT;
5.  (A) BOOLEAN;
6.  (B) BIT;
7.  Ответы C, D

Вопрос 10

1.  Сигнальная;
2.  Инерционная и транспортная.
3.  Временная;
4.  Инерционная;
5.  Транспортная;

Вопрос 11

1.  Да, если объявлен в декларативной части процесса.
2.  Нет;
3.  Да;
4.  Да, если объявление осуществляется в пакете;

Вопрос 12

1.  Графовый;
2.  Объектно-ориентированный;
3.  Потоковый;
4.  Поведенческий;
5.  Сигнальный.

Вопрос 13

1.  Нет.
2.  Да.
3.  Да, но только если в процессе синтеза используется специальная директива компилятору “ -compile_string ”.

Вопрос 14

...
PORT(
 ...
  x : in BIT;
  y : out BIT;
 ...
);
ARCHITECTURE rtl OF example IS
  SIGNAL flag: BIT := ‘1’;
BEGIN
  flag <= ‘0’;
   ...
  my_process : PROCESS(flag)
  BEGIN
    IF NOT flag THEN
      y <= ‘1’;
    ELSE
      y <= ‘0’;
    END IF;
  END PROCESS;
END ARCHITECTURE rtl;

1.  Значение y будет равно 0;
2.  Значение y будет равно ‘0’;
3.  Ошибка в процессе компиляции;
4.  Значение y не будет определено, т.к. процесс никогда не выполнится.
5.  Ошибка в процессе моделирования;
6.  Значение y будет равно '1';

Вопрос 15

1.  (B) В декларативной части архитектурного тела (ARCHITECTURE);
2.  (A) В декларативной части процесса (PROCESS);
3.  В вариантах B, E
4.  (D) В пакетах (PACKAGE);
5.  (E) В подпрограммах.
6.  В вариантах A, B, D, E
7.  (C) В декларативной части файла-проекта на VHDL (секция ENTITY):

Вопрос 16

1.  Оператор PROCESS;
2.  Оператор присвоения значения переменной.
3.  Оператор BLOCK;
4.  Оператор селективного присваивания значения сигналу (SELECT);
5.  Оператор PROCESS и BLOCK и SELECT;
6.  Условный оператор IF … THEN … ELSE;

Вопрос 17

go : PROCESS (a, b)
SIGNAL y: BIT;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;

1.  Компилятор/синтезатор выдаст ошибку компиляции.
2.  y будет присвоено значение 5;
3.  y будет присвоено значение 4;
4.  Система моделирования выдаст ошибку моделирования;

Вопрос 18

1.   :=
2.  =
3.  <=
4.  В предложенном списке отсутствует.
5.  ==

Вопрос 19

1.  Позволяет определить компоненты, которые должны использовать именованное связывание;
2.  Позволяет не производить связывание портов компонентов, находящихся на разных уровнях иерархии;
3.  Определяет какое количество входных портов соответствующих компонентов оставить неподключенным;
4.  Определяет «сквозное» соединение портов, находящихся на различных уровнях иерархии компонентов;

Вопрос 20

1.  Нет;
2.  Данный тип операторов в VHDL отсутствует.
3.  Да;
4.  Все зависит от контекста;