«…Труд избавляет человека от трех великих зол: скуки, порока, нужды…»

Quiz:V2

Материал из Wiki
Версия от 00:18, 23 февраля 2015; Vidokq (обсуждение | вклад)

Это снимок страницы. Он включает старые, но не удалённые версии шаблонов и изображений.
Перейти к: навигация, поиск

Пройти тест «BIT-Cup 2015»   |   Версия для печати

[+] Показать лог разбора страницы теста

Название
BIT-Cup 2015
Введение
Данный тест позволит вам проверить знания в VHDL
Режим
TUTOR
Число вопросов
20
Переставлять вопросы
да
Переставлять ответы
да
Процент завершения
95
Мин. попыток слишком простых вопросов
10


Содержание

Вопрос: VHDL-1

1. Какой будет результат после выполнения следующего кода, при a = 5, b = 4 (a, b – входные порты типа integer соответственно): 
go : PROCESS (a, b)
SIGNAL y: bit;
BEGIN
  IF (a /= b) THEN
    y <= a;
  ELSE
    y <= b;
  END IF;
END PROCESS;

Ответы

  • y будет присвоено значение a;
  • y будет присвоено значение 5;
  • y будет присвоено значение 4;
  • Система моделирования выдаст ошибку моделирования;
  • Правильный ответ: Компилятор/синтезатор выдаст ошибку компиляции.



Вопрос: VHDL-2

2. Укажите, какой результат будет присвоен выходному порту y после выполнения следующего кода: ? 

...
PORT(
 ...
  x : in BIT;
  y : out BIT;
 ...
);
ARCHITECTURE rtl OF example IS
  SIGNAL flag: BIT := ‘1’;
BEGIN
  flag <= ‘0’;
   ...
  my_process : PROCESS(flag)
  BEGIN
    IF NOT flag THEN
      y <= ‘1’;
    ELSE
      y <= ‘0’;
    END IF;
  END PROCESS;
END ARCHITECTURE rtl;

Ответы

  • Значение y будет равно 0;
  • Правильный ответ: Значение y будет равно '1';
  • Значение y будет равно ‘0’;
  • Ошибка в процессе моделирования;
  • Ошибка в процессе компиляции;
  • Значение y не будет определено, т.к. процесс никогда не выполнится.

Вопрос: VHDL-3

3. Какое из устройств будет результатом синтеза, представленной ниже части кода: 
...
process (C, ALOAD,D)
begin
if (ALOAD='1') then
tmp <= D;
elsif rising_edge(C) then
tmp <= tmp(6 downto 0) & '0';
SO <= tmp(7);
end if;
end;
end Behavioral;
...

Ответы

  • Параллельный регистр;
  • Последовательно-параллельный регистр;
  • Правильный ответ: Параллельно-последовательный регистр;
  • Регистр последовательного приближения;
  • Делитель частоты с загружаемым коэффициентом деления.


Вопрос: VHDL-4

4. Укажите, что представляет собой схема после синтеза описания: ? 
Library ieee;
use ieee.std_logic_1164.all;
entity ea is
  port (
  b : in std_logic;
  c : in std_logic;
  y : out std_logic);  
end entity;
architecture beh of ea is
signal a : std_logic;
signal d : std_logic;
begin
cc: process (a, b)
begin  -- process  cc
  if b = '0' then                     -- asynchronous reset (active low)
    d <= '0';
  elsif a'event and a = '1' then    -- rising clock edge
    d <= c;
  end if;
end process  cc;
a <= d xor c;
y <= a;
end architecture;

Ответы

  • Схема не синтезируемая;
  • Схема предтсавляет собой D-триггер с асинхронным сбросом, на вход данных, которого подается результат операции xor;
  • Правильный ответ: Синтезируемая схема формирования строба по изменению значения входного сигнала;
  • Не синтезируемая схема формирования строба по переднему фронту одного из входных сигналов, с асинхронным сбросом;
  • Правильный ответ: Схема повторителя входного сигнала
Источник — «http://simhard.com/wiki/index.php?title=Quiz:V2&oldid=4820»