Спец курс (Верификация цифровых схем)/Ссылки

Ссылки сюда (39) →

Лекции ВЦС

---

Лекции

Лекция 1 Лекция 2 Лекция 3

Лекция 4 Лекция 5 Лекция 6

---

Практические задания

• Пример

К лекции 1 К лекции 2 К лекции 3

К лекции 4 К лекции 5 К лекции 6

Тесты

Тест 1 Тест 2 Тест 3

Тест 4 Тест 5 Тест 6

---

Табель успеваемости

• Табель успеваемости

---

Экзамен

• Экзаменационные билеты

---

Доп. материалы

• Ссылки
• Книги
• Софт
  • EdaPlayGround.com
  • Редактор Emacs
  • ModelSim

Описание языка VHDL

• Краткое описание языка VHDL
• VHDL с нуля. Выпуск первый — VHDL в картинках.
• РУКОВОДСТВА И ОПИСАНИЯ ЯЗЫКА VHDL — подборка ссылок в помощь изучающим самостоятельно язык VHDL
• Язык описания аппаратуры VHDL (Стешенко В.Б.)
• Синтезируемое подмножество языка VHDL
• Подробное описание языка VHDL
• Синтаксис языка VHDL-2008
• ПАКЕТ NUMERIC_STD ЯЗЫКА VHDL

Сайты по VHDL

• http://www.bsuir.by/vhdl/ — портал по языку VHDL

Сайты по SystemVerilog

• asic-world.com – портал по SystemVerilog (также есть материалы по Verilog, VHDL)
• TestBench.in – портал по SystemVerilog, UVM, VMM, OVM.
• awesome-functional-verification – подборка материалов по функциональной верификации

UVM

• UVM_1.1c_docs – документация по UVM 1.1c
• UVM_1.2_docs – документация по UVM 1.2
• cluelogic.com – простым языком на примере конфет объясняется UVM.