ПЦУСБ/Практическая работа 3
Материал из Wiki
< ПЦУСБ
Лекции ПЦУСБ
Лекции
Практические
- Практическая работа 1
- Практическая работа 2
- Практическая работа 3
Тесты
Лабораторные
Доп. материалы
Общие требования к выполнению
Задание: Разработать и верифицировать параметризованную (через generic) VHDL-модель цифрового блока с использованием оператора generate.
- Уточнить задание: определить имена (назначение) и разрядность входов/выходов, описать выполняемые функции (таблицей истинности или лог. выражениями).
- Составить блок схему разрабатываемого цифрового блока.
- Составить параметризованную VHDL-модель используя операторы generic и generate.
- Допускается использовать только типы std_logic и std_logic_vector для портов и сигналов.
- Размерность портов (векторов) должна задаваться через параметры
generic, задаваемые вentity.
- Составить «универсальную» тестирующую программу, проверяющую VHDL-модель блока на всех возможных входных наборах для заданной размерности блока.
- Размерность тестируемого блока задаётся через generic в entity тестбенча или константу в декларативной части архитектуры тесбенча.
- Провести моделирование тестбенча для двух разных размерностей разрабатываемого блока.
- можно вместо проведения двух моделирований с разной размерностью блока "вставить" в тестбенч два разрабатываемых блока с разной размерностью и одновременно моделировать оба.
- Составить отчет, включающий:
- Задание.
- Описание функций цифрового блока в виде таблицы истинности или лог. выражениями.
- Блок схему.
- VHDL модели цифрового блока и тестбенча.
- Временные диаграммы для моделирования тестбенча с двумя разными размерностями разрабатываемого блока.
Сроки выполнения работы
гр. 013201 гр. 013202 Примечание до 19.11.2013 до 28.11.2013 Сдать работу
Варианты заданий
| № по списку | гр. 013201 | гр. 013202 |
|---|---|---|
| 1 | 1 | 1 |
| 2 | 2 | 2 |
| 3 | 3 | 3 |
| 4 | 4 | 4 |
| 5 | 5 | 5 |
| 6 | 6 | 6 |
| 7 | 7 | 12 |
| 8 | 10 | 8 |
| 9 | 8 | 9 |
| 10 | 11 | 10 |
| 11 | 12 | 11 |
| 12 | 9 | |
| 13 | 1 | |
| 14 | 2 | |
| 15 | 3 | |
| 16 | 4 | |
| 17 | 5 | |
| 18 | 9 | |
| 19 | 2 | |
| 20 | 6 | |
| 21 | 7 | |
| 22 | 8 | |
| 23 | 11 | |
| 24 | 9 | |
| 25 | 3 |
|
Варианты заданий показаны справа в таблице, кто не знает № по списку, см. на странице План по сдаче контрольных заданий |
|
|
Решения заданий (VHDL-модель и тестбенч) по одному варианту должны быть разными. При этом данное правило действует в рамках двух групп. Приоритет остаётся за тем, кто первый присылает отчет. |
1. Дешифратор N → 2N
2. Шифратор 2N → N
3. Мультиплексор 2N в 1
4. Демультиплексор 1 в 2N
5. Сдвиговый N-разрядный регистр
- должен осуществлять сдвиг на один разряд влево и вправо.
