«Случай — это псевдоним Бога, когда Он не хочет подписываться своим собственным именем.» А. Франс

Полезные ссылки/SystemVerilog

Материал из Wiki
< Полезные ссылки
Версия от 02:57, 7 декабря 2018; ANA (обсуждение | вклад)

(разн.) ← Предыдущая | Текущая версия (разн.) | Следующая → (разн.)
Это снимок страницы. Он включает старые, но не удалённые версии шаблонов и изображений.
Перейти к: навигация, поиск

Сайты по SystemVerilog

  • asic-world.com – портал по SystemVerilog (также есть материалы по Verilog, VHDL)
  • TestBench.in – портал по SystemVerilog, UVM, VMM, OVM.
  • awesome-functional-verification – подборка материалов по функциональной верификации

UVM

  • UVM_1.1c_docs – документация по UVM 1.1c
  • UVM_1.2_docs – документация по UVM 1.2
  • cluelogic.com – простым языком на примере конфет объясняется UVM.