OVM/DUT

Ссылки сюда (36) →

Проект Диплом

• OVM методология
  • Введение
  • Основы верификации
  • Основы ООП
  • Transaction-Level моделирование
  • Механика OVM
  • Основы Testbench
  • Повторное использование Testbench (Reuse)
  • Полный Testbench

• Архитектура теста
  • DUT
  • Test(Тест)
  • Env(Тестбенч)
  • Agent(Агент)
    • Sequenser(Генератор последовательностей)
    • Sequense(Последовательность)
    • Driver(Драйвер)
    • Monitor(Монитор)
    • Subcriber(Абонент)
    • Covergroup(Группа покрытия)
    • Coverpoint(Отслеживаемое событие)
  • Транзакция
  • Порт

---

Вебинары

Basic OVM

• Constrained Random Verification Primer
• Introduction to OVM
• OVM "Hello World"
• Connecting Env to DUT
• Connecting Components
• Introducing Transactions
• Sequences and Tests
• Monitors & Subscribers

Advanced OVM

• Understanding TLM
• Understanding the Factory
• The Care and Feeding of Sequences
• Layering Sequences
• Writing and Managing Tests

Литература

• Ссылки
• Книги
• Стандарт OVM
• Редакторы для SV

---

• Расписание
• Дневник
• История проекта

* OVM *

Описание

• VHDL модель находится в репозитории http://simhard.com/svn/ovm/trunk/
• в папке ./ovm/raduga7/rtl/vhdl/

Структурный блок	Название	Имя файла
entity	raduga7	raduga7_e.vhd
architecture	beh	raduga7_a.vhd

Описание интерфейса

Название сигнала	Разрядность, бит	Направление	Описание
d_in	1	in	Шина входных последовательных данных
clk	1	in	Тактовый сигнал
d_out	1	out	Шина выходных последовательных данных