«Работать добросовестно — значит: работать, повышая свою квалификацию, проявляя инициативу в совершенствовании продукции, технологий, организации работ, оказывая не предусмотренную должностными инструкциями помощь другим сотрудникам (включая и руководителей) в общей им всем работе.

ПЦУСБ/Практическая работа 3 — различия между версиями

Материал из Wiki
Перейти к: навигация, поиск
м (→‎Общие требования к выполнению)
м (→‎Общие требования к выполнению)
 
(не показаны 2 промежуточные версии 1 участника)
Строка 9: Строка 9:
 
# Составить параметризованную VHDL-модель используя операторы generic и generate.
 
# Составить параметризованную VHDL-модель используя операторы generic и generate.
 
#* Допускается использовать только типы std_logic и std_logic_vector для портов и сигналов.
 
#* Допускается использовать только типы std_logic и std_logic_vector для портов и сигналов.
−
# Составить тестирующую программу, проверяющую VHDL-модель блока на всех возможных входных наборах.
+
#* Размерность портов (векторов) должна задаваться через параметры <code>generic</code>, задаваемые в <code>entity</code>.
−
# Составить отчет, включающий
+
# Составить «''универсальную''» тестирующую программу, проверяющую VHDL-модель блока на всех возможных входных наборах для заданной размерности блока.
−
#* Задание
+
#* Размерность тестируемого блока задаётся через generic в entity тестбенча или константу в декларативной части архитектуры тесбенча.
−
#* Описание функций цифрового блока в виде таблицы истинности или лог. выражениями
+
# Провести моделирование тестбенча для двух разных размерностей разрабатываемого блока.
−
#* Блок схему
+
#* можно вместо проведения двух моделирований с разной размерностью блока "вставить" в тестбенч два разрабатываемых блока с разной размерностью и одновременно моделировать оба.
−
#* VHDL модели цифрового блока и тестбенча
+
# Составить отчет, включающий:
−
#* Временные диаграммы
+
#* Задание.
 +
#* Описание функций цифрового блока в виде таблицы истинности или лог. выражениями.
 +
#* Блок схему.
 +
#* VHDL модели цифрового блока и тестбенча.
 +
#* Временные диаграммы для моделирования тестбенча с двумя разными размерностями разрабатываемого блока.
  
 
== Сроки выполнения работы ==
 
== Сроки выполнения работы ==
Строка 33: Строка 37:
  
 
== Варианты заданий ==
 
== Варианты заданий ==
 +
 +
{| align=right style="border:1px solid #000; border-collapse: collapse" cellspacing="0" cellpadding="5" border="1"
 +
|+Варианты заданий
 +
! № по списку || гр. 013201 ||  гр. 013202
 +
|-
 +
| 1 || 1 || 1
 +
|-
 +
| 2 || 2 || 2
 +
|-
 +
| 3 || 3 || 3
 +
|-
 +
| 4 || 4 || 4
 +
|-
 +
| 5 || 5 || 5
 +
|-
 +
| 6 || 6 || 6
 +
|-
 +
| 7 || 7 || 12
 +
|-
 +
| 8 || 10 || 8
 +
|-
 +
| 9 || 8 || 9
 +
|-
 +
| 10 || 11 || 10
 +
|-
 +
| 11 || 12 || 11
 +
|-
 +
| 12 || 9 ||
 +
|-
 +
| 13 || 1 ||
 +
|-
 +
| 14 || 2 ||
 +
|-
 +
| 15 || 3 ||
 +
|-
 +
| 16 || 4 ||
 +
|-
 +
| 17 || 5 ||
 +
|-
 +
| 18 || 9 ||
 +
|-
 +
| 19 || 2 ||
 +
|-
 +
| 20 || 6 ||
 +
|-
 +
| 21 || 7 ||
 +
|-
 +
| 22 || 8 ||
 +
|-
 +
| 23 || 11 ||
 +
|-
 +
| 24 || 9 ||
 +
|-
 +
| 25 || 3 ||
 +
|-
 +
|}
 +
 +
 +
{{Info|Варианты заданий показаны справа в таблице, кто не знает № по списку, см. на странице [[ПЦУСБ/План_по_сдаче_контрольных_заданий#Должники по практической работе 2|План по сдаче контрольных заданий]]}}
 +
 +
{{Info|Решения  заданий (VHDL-модель и тестбенч) по одному варианту должны быть разными. При этом данное правило действует в рамках двух групп. Приоритет остаётся за тем, кто первый присылает отчет.}}
  
 
====1. Дешифратор  N → 2<sup>N</sup> ====
 
====1. Дешифратор  N → 2<sup>N</sup> ====
Строка 38: Строка 103:
 
====3. Мультиплексор 2<sup>N</sup> в 1====
 
====3. Мультиплексор 2<sup>N</sup> в 1====
 
====4. Демультиплексор 1 в 2<sup>N</sup>====
 
====4. Демультиплексор 1 в 2<sup>N</sup>====
−
====5. Сдвиговый регистр (N-разрядов) ====
+
====5. Сдвиговый N-разрядный регистр ====
 
* должен осуществлять сдвиг на один разряд влево и вправо.
 
* должен осуществлять сдвиг на один разряд влево и вправо.
 
====6. Сумматор (N-разрядное число + M-разрядное число) ====
 
====6. Сумматор (N-разрядное число + M-разрядное число) ====

Текущая версия на 15:24, 15 ноября 2013

Лекции ПЦУСБ
Лекции
Практические
Тесты
Лабораторные
Доп. материалы

Содержание

Общие требования к выполнению

Задание: Разработать и верифицировать параметризованную (через generic) VHDL-модель цифрового блока с использованием оператора generate.

  1. Уточнить задание: определить имена (назначение) и разрядность входов/выходов, описать выполняемые функции (таблицей истинности или лог. выражениями).
  2. Составить блок схему разрабатываемого цифрового блока.
  3. Составить параметризованную VHDL-модель используя операторы generic и generate.
    • Допускается использовать только типы std_logic и std_logic_vector для портов и сигналов.
    • Размерность портов (векторов) должна задаваться через параметры generic, задаваемые в entity.
  4. Составить «универсальную» тестирующую программу, проверяющую VHDL-модель блока на всех возможных входных наборах для заданной размерности блока.
    • Размерность тестируемого блока задаётся через generic в entity тестбенча или константу в декларативной части архитектуры тесбенча.
  5. Провести моделирование тестбенча для двух разных размерностей разрабатываемого блока.
    • можно вместо проведения двух моделирований с разной размерностью блока "вставить" в тестбенч два разрабатываемых блока с разной размерностью и одновременно моделировать оба.
  6. Составить отчет, включающий:
    • Задание.
    • Описание функций цифрового блока в виде таблицы истинности или лог. выражениями.
    • Блок схему.
    • VHDL модели цифрового блока и тестбенча.
    • Временные диаграммы для моделирования тестбенча с двумя разными размерностями разрабатываемого блока.

Сроки выполнения работы

гр. 013201 гр. 013202 Примечание
до 19.11.2013 до 28.11.2013 Сдать работу


Варианты заданий

Варианты заданий
№ по списку гр. 013201 гр. 013202
1 1 1
2 2 2
3 3 3
4 4 4
5 5 5
6 6 6
7 7 12
8 10 8
9 8 9
10 11 10
11 12 11
12 9
13 1
14 2
15 3
16 4
17 5
18 9
19 2
20 6
21 7
22 8
23 11
24 9
25 3


Информация

Варианты заданий показаны справа в таблице, кто не знает № по списку, см. на странице План по сдаче контрольных заданий

Информация

Решения заданий (VHDL-модель и тестбенч) по одному варианту должны быть разными. При этом данное правило действует в рамках двух групп. Приоритет остаётся за тем, кто первый присылает отчет.

1. Дешифратор N → 2N

2. Шифратор 2N → N

3. Мультиплексор 2N в 1

4. Демультиплексор 1 в 2N

5. Сдвиговый N-разрядный регистр

  • должен осуществлять сдвиг на один разряд влево и вправо.

6. Сумматор (N-разрядное число + M-разрядное число)

7. N-разрядный счетчик с последовательным асинхронным переносом (асинхронный счетчик на Т-триггерах)

8. Счетчик Джонсона на N-разрядов

9. Умножитель (N-разрядное число × M-разрядное число)

10. Преобразователь из кода Грея в двоичный код N-разрядного числа

11. Счетчик числа единиц и определение четности N-разрядного числа

12. Преобразователь из двоичного кода в код Грея N-разрядного числа

Источник — «http://simhard.com/wiki/index.php?title=ПЦУСБ/Практическая_работа_3&oldid=3324»