ПЦУСБ/Лабораторная работа 1 — различия между версиями

Версия 19:09, 12 сентября 2013

Описание и моделирование системы логических функций

Задание

По таблице истинности системы логических функций составить две VHDL-модели и сравнить их на эквивалентность, выполнив моделирование на всех наборах значений входных переменных. Первая VHDL-модель системы функций должна быть построена по таблице истинности. Вторая VHDL-модель должна быть построена по минимизированной логической функции (также учитывать возможность реализации инверсии функции). Тестбенч должен:

• иметь структуру, показанную на рисунке 1, включающую 2 компонента (две VHDL модели, реализующих заданную систему функций)
• выполнять подачу входных воздействий
• выполнять сравнение выходных сигналов с VHDL моделей системы функций.

Рисунок 1 – Структурная схема тестбенча (Edit)

Рекомендуемый порядок выполнения работы

1. Определить для каждой функции системы форму её реализации — прямую или инверсную .
2. Минимизировать функцию, применив любой известный метод минимизации, например, с помощью карт Карно, диаграмм двоичного выбора и т. д.
3. Составить первую VHDL-модель по таблице истинности, используя оператор when ... else и оператор назначения сигнала (<=).
4. Составить вторую VHDL-модель, описав минимизированную логическую функцию с помощью логических операторов (not, and, or, xor) и оператора назначения сигнала (<=).
5. Составить тестирующую программу, порядок подачи тестирующие воздействий должен соответствовать порядку наборов из левой части таблицы истинности.
6. Дополнительные требования:
   • в интерфейсе VHDL-моделей 1 и 2 для входных/выходных портов использовать тип std_logic или std_logic_vector.

Требования к оформлению отчета

Отчет должен содержать:

1. Исходную таблицу истинности
2. Описание метода минимизации (для карт Карно: заполненные карты с обозначенными и пронумерованными областями оптимизации) и результирующее логическое выражение.
3. Текст VHDL-модели 1, реализующей заданную функцию по таблице истинности
4. Текст VHDL-модели 2, реализующей заданную функцию по минимизированным логическим уравнениям
5. Текст VHDL-модели тестирующей программы (тестбенч) для всех наборов входных переменных, соответствующих таблице истинности.
6. Временные диаграммы, соответствующие тестирующей программе, основных сигналов проекта (входные воздействия (сигнал X), выходные реакции VHDL-моделей: Y1, Y2, результат сравнения (сигнал Ok)).

Задания