«Случай — это псевдоним Бога, когда Он не хочет подписываться своим собственным именем.» А. Франс

ПЦУСБ/Лабораторная работа 2 — различия между версиями

Материал из Wiki
Перейти к: навигация, поиск
м (→‎Библиотека элементов)
м
Строка 5: Строка 5:
 
===Задание===
 
===Задание===
 
Для заданной нерегулярной логической схемы:
 
Для заданной нерегулярной логической схемы:
−
* cоставить структурное VHDL-описание;
+
* составить структурное VHDL-описание;
−
* выполнить моделирование на всех наборах значений входных переменных;
+
* построить систему логических функций, реализуемую схемой и составить VHDL-описание по полученным выражениям;
−
* построить систему логических функций, реализуемую схемой;
+
* составить тестбенч для проверки эквивалентности двух VHDL-описаний, выполнив моделирование на всех наборах значений входных переменных;
 
* найти критический путь в схеме.
 
* найти критический путь в схеме.
  
−
== Рекомендуемый порядок выполнения работы ==
+
===Рекомендуемый порядок выполнения работы===
  
−
1. Составить VHDL-модель каждого из типов элементов, входящих в схему. Если в схеме есть элементы одинакового типа, то составляется ''одна модель'' для всех элементов данного типа. Модель элемента должна соответствовать задержке, указанной в табл. 5.1. При графическом изображении логического элемента на схеме будет указываться его тип (библиотечное имя) и имена входных и выходных полюсов.
+
# Составить VHDL-модель каждого из типов элементов, входящих в схему. Если в схеме есть элементы одинакового типа, то составляется одна модель для всех элементов данного типа. Модель элемента должна учитывать задержку распространения сигнала (от входа к выходу), указанную в таблице 1. В схеме для каждого логического элемента указаны его тип (библиотечное имя) и имена входных и выходных портов.
 +
# Составить структурную VHDL-модель схемы в целом. Предварительно следует проставить на схеме имена связей и номера элементов, которые должны соответствовать именам сигналов и меткам элементов (в операторе port map).
 +
# По схеме составить логические уравнения зависимости выходов от входов, используя заданные в таблице 1 логические функции элементов. Составить VHDL-модель, используя полученные выражения.
 +
# Составить тестирующую программу, включающую две VHDL-модели, и формирующую входные сигналы (полный перебор) и сравнивая ответы двух схем (сигнал OK). При сравнении ответов следует учитывать, что в структурном VHDL-описании учитываются задержки распространения сигналов в логических элементах, и поэтому правильные (окончательные) ответы со структурного и логического описаний будут разнесены во времени.
 +
# Провести моделирование и получить временную диаграмму.
 +
# Для каждого тестирующего набора и для каждой функции определить задержку схемы.
 +
# Найти критический путь на схеме – путь с наибольшей суммарной задержкой элементов.
  
−
2. Составить VHDL-модель схемы в целом.
 
−
 
−
3. Составить тестирующую программу для всех наборов значений входных переменных.
 
−
 
−
4. Провести моделирование и получить временную диаграмму.
 
−
 
−
5. По временной диаграмме записать систему логических функций, реализуемых схемой.
 
−
 
−
6. Для каждого тестирующего набора определить задержку схемы.
 
−
 
−
7. Найти критический путь на схеме – путь с наибольшей суммарной задержкой элементов.
 
  
 
=== Требования к оформлению отчета ===
 
=== Требования к оформлению отчета ===
  
−
1. В отчете должна быть нарисована логическая '''схема'''. При этом обозначения сигналов, элементов схемы должны ''соответствовать''''' '''описанию на языке VHDL.
+
# В отчете должна быть приведена логическая схема, на которой должны быть обозначены имена сигналов и меток элементов, соответствующие описанию на языке VHDL.
−
 
+
# В отчете должен содержаться VHDL-код структурного (включая описания используемых библиотечных элементов) и логического описаний схемы, а также тестирующая программа.
−
2. В отчете должен содержаться '''VHDL''''''-код''' схемы и '''тестирующая программа'''.
+
# Описания всех элементов должны быть в отдельных файлах, при этом каждый файл должен включать следующий комментарий:  
−
 
+
#* ФИО и номер группы автора разработанной VHDL-модели;
−
3. VHDL-код и тест должны быть в ''отдельных'' файлах и содержать ''комментарии:''
+
#* номер варианта;  
−
 
+
# В отчете должны содержаться временные диаграммы, соответствующие тестирующей программе.
−
* автор разработанной VHDL-модели;
+
# В отчете должна содержаться система логических функций, реализуемых схемой.  
−
* номер варианта;
+
# В отчете необходимо привести таблицу, содержащую значения задержки распространения сигналов от входа к выходам для каждого входного набора.
−
 
+
# На логической схеме должен быть отмечен критический путь.  
−
4. В отчете должны содержаться '''временные диаграммы''', соответствующие тестирующей программе.
+
# В отчете должно быть указано значение задержки схемы, соответствующее задержке критического пути.  
−
 
+
−
5. В отчете должна содержаться '''система логических функций''', реализуемых схемой.
+
−
 
+
−
6. На логической схеме должен быть отмечен '''критический путь'''.
+
−
 
+
−
7. В отчете должно быть указано значение задержки схемы, соответствующее задержке критического пути.
+
  
 
=== Библиотека элементов ===
 
=== Библиотека элементов ===
  
 
{| class=standard align=center
 
{| class=standard align=center
 +
|+ Таблица 1
 
|-
 
|-
 
! Имя элемента
 
! Имя элемента
Строка 158: Строка 148:
 
|}
 
|}
  
−
=== СПРАВОЧНИКИ ===
 
−
 
−
'''СПРАВОЧНИК 1. '''
 
−
 
−
'''Петровский И.И., Прибыльский А.В., Троян А.А., Чувелев В.С. Логические ИС. КР 1533. КР 1554. Справочник. Изд. “Бином”, 1993. Часть I, II. '''
 
−
 
−
''' СПРАВОЧНИК 2. '''
 
−
 
−
'''Применение интегральных микросхем в электронной вычислительной технике: Справочник / Р.В. Данилов, С.А. Ельцова, Ю.П.Иванов и др. Под ред. Б.Н. Файзулаева, Б.В. Тарабрина. – М. Радио и связь. 1987. 384. '''
 
−
 
−
''' СПРАВОЧНИК 3.'''
 
  
−
'''Цифровые интегральные микросхемы: Справочник. / М.И. Богданович, И.Н. Грель и др. Минск, Изд-во “Беларусь”, 1991, 493с. '''
+
==== Вариант 1 ====
 +
[[Файл:Lab01-variant01.png|center|400px]]

Версия 12:38, 23 сентября 2013

Лекции ПЦУСБ
Лекции
Практические
Тесты
Лабораторные
Доп. материалы

Содержание

Описание и моделирование нерегулярных логических схем

Задание

Для заданной нерегулярной логической схемы:

  • составить структурное VHDL-описание;
  • построить систему логических функций, реализуемую схемой и составить VHDL-описание по полученным выражениям;
  • составить тестбенч для проверки эквивалентности двух VHDL-описаний, выполнив моделирование на всех наборах значений входных переменных;
  • найти критический путь в схеме.

Рекомендуемый порядок выполнения работы

  1. Составить VHDL-модель каждого из типов элементов, входящих в схему. Если в схеме есть элементы одинакового типа, то составляется одна модель для всех элементов данного типа. Модель элемента должна учитывать задержку распространения сигнала (от входа к выходу), указанную в таблице 1. В схеме для каждого логического элемента указаны его тип (библиотечное имя) и имена входных и выходных портов.
  2. Составить структурную VHDL-модель схемы в целом. Предварительно следует проставить на схеме имена связей и номера элементов, которые должны соответствовать именам сигналов и меткам элементов (в операторе port map).
  3. По схеме составить логические уравнения зависимости выходов от входов, используя заданные в таблице 1 логические функции элементов. Составить VHDL-модель, используя полученные выражения.
  4. Составить тестирующую программу, включающую две VHDL-модели, и формирующую входные сигналы (полный перебор) и сравнивая ответы двух схем (сигнал OK). При сравнении ответов следует учитывать, что в структурном VHDL-описании учитываются задержки распространения сигналов в логических элементах, и поэтому правильные (окончательные) ответы со структурного и логического описаний будут разнесены во времени.
  5. Провести моделирование и получить временную диаграмму.
  6. Для каждого тестирующего набора и для каждой функции определить задержку схемы.
  7. Найти критический путь на схеме – путь с наибольшей суммарной задержкой элементов.


Требования к оформлению отчета

  1. В отчете должна быть приведена логическая схема, на которой должны быть обозначены имена сигналов и меток элементов, соответствующие описанию на языке VHDL.
  2. В отчете должен содержаться VHDL-код структурного (включая описания используемых библиотечных элементов) и логического описаний схемы, а также тестирующая программа.
  3. Описания всех элементов должны быть в отдельных файлах, при этом каждый файл должен включать следующий комментарий:
    • ФИО и номер группы автора разработанной VHDL-модели;
    • номер варианта;
  4. В отчете должны содержаться временные диаграммы, соответствующие тестирующей программе.
  5. В отчете должна содержаться система логических функций, реализуемых схемой.
  6. В отчете необходимо привести таблицу, содержащую значения задержки распространения сигналов от входа к выходам для каждого входного набора.
  7. На логической схеме должен быть отмечен критический путь.
  8. В отчете должно быть указано значение задержки схемы, соответствующее задержке критического пути.

Библиотека элементов

Таблица 1
Имя элемента Функция элемента Задержка,
относит. ед. 		Площадь Задержка, пс
GND 1 — —
VCC 1 — —
N 2 100 160
A2 4 1000 511
A3 5 1500 824
A4 6 400 1156
A6 10 400 1505
A8 12 400 2121
EX2 7 1000 592
MX2 8 1000 938
NA2 3 200 275
NA3 4 300 425
NA3O2 5 300 441
NA4 5 400 742
NAO2 4 200 362
NAO22 5 200 487
NAO3 5 300 1000
NAOA2 5 200 1000
NEX2 7 1000 526
NMX2 6 1000 593
NMX4 15 1000 910
NO2 3 200 299
NO3 4 300 559
NO3A2 5 300 643
NO4 5 400 1087
NOA2 4 200 346
NOA22 5 200 477
NOA3 5 300 570
NOAO2 5 200 570
O2 4 1000 601
O3 5 1500 946
O4 6 1500 1400
O6 10 1500 1831
O8 12 1500 2388
DFRS D-триггер, управляемый положительным фронтом с

асинхронным сбросом и установкой с прямым выходом

25 1000 1300


Вариант 1

Lab01-variant01.png
Источник — «http://simhard.com/wiki/index.php?title=ПЦУСБ/Лабораторная_работа_2&oldid=2869»