«…Труд избавляет человека от трех великих зол: скуки, порока, нужды…»

ПЦУСБ/Лабораторная работа 1

Материал из Wiki
Перейти к: навигация, поиск
Лекции ПЦУСБ

Лекции

Практические
Тесты

Лабораторные

Доп. материалы

Содержание

Описание и моделирование системы логических функций

Задание

По таблице истинности системы логических функций составить две VHDL-модели и сравнить их на эквивалентность, выполнив моделирование на всех наборах значений входных переменных. Первая VHDL-модель системы функций должна быть построена по таблице истинности. Вторая VHDL-модель должна быть построена по минимизированной логической функции (также учитывать возможность реализации инверсии функции). Тестбенч должен:

  • иметь структуру, показанную на рисунке 1, включающую 2 компонента (две VHDL модели, реализующих заданную систему функций)
  • выполнять подачу входных воздействий
  • выполнять сравнение выходных сигналов с VHDL моделей системы функций.
Рисунок 1 – Структурная схема тестбенча (Edit)

Рекомендуемый порядок выполнения работы

  1. Определить для каждой функции системы форму ее реализации — прямую или инверсную .
  2. Минимизировать функцию, применив любой известный метод минимизации, например, с помощью карт Карно, диаграмм двоичного выбора и т. д.
  3. Составить VHDL-модель, употребив логические операторы и операторы назначения сигналов.
  4. Составить тестирующую программу, порядок подачи тестирующие воздействий должен соответствовать порядку наборов из левой части таблицы истинности.

Требования к оформлению отчета

  1. В отчете должно быть приведена таблица истинности и соответствующая ей VHDL-модель.
  2. В отчете должна содержаться тестирующая программа для всех наборов входных переменных, соответствующих таблице истинности.
  3. В отчете должны содержаться временные диаграммы, соответствующие тестирующей программе.