«Работать добросовестно — значит: работать, повышая свою квалификацию, проявляя инициативу в совершенствовании продукции, технологий, организации работ, оказывая не предусмотренную должностными инструкциями помощь другим сотрудникам (включая и руководителей) в общей им всем работе.

ПЦУСБ/Экзамен

Материал из Wiki
Перейти к: навигация, поиск
Лекции ПЦУСБ
Лекции
Практические
Тесты
Лабораторные
Доп. материалы

Содержание

Критерии допуска к экзамену

К экзамену допускаются студенты защитившие все лабораторные работы и прошедшие успешно все тесты.

Допуск к экзамену

Оценка на экзамене (в разработке)

Формирование оценки на экзамене проводится по следующим критериям (10 = 100%):

Дисциплина
N опозданий (при N>=3) -(2+N)%
Отсутствие на лабораторной N раз -5×N%
Отсутствие на практической N раз -5×N%
Посещение 90% лекций* 10%
Сдача практической работы после deadline ×0.5
«Знания»
Практическая работа №1 5%
Практическая работа №2 10%
Практическая работа №3 20%
Практическая работа №4 50%
Лабораторные работы 20%
Тесты 10%
Экзамен -100..+100%
* - таких студентов видимо нет


Экзаменационные вопросы (в разработке)

Теоретические вопросы

Вопросы по языку VHDL

  1. Маршрут проектирования цифровых устройств с использованием ПЛИС и языка VHDL
  2. Проект. Структурное описание. Поведенческое описание. Дерево проекта.
  3. Структура программы на языке VHDL
  4. Лексические элементы языка VHDL: разделители, комментарии, идентификаторы. Примеры.
  5. Ключевые слова языка VHDL. Литералы. Классификация типов. Примеры.
  6. Константы. Сигналы. Переменные. Декларации констант, сигналов, переменных. Примеры.
  7. Логические, арифметические, символьные типы и подтипы языка VHDL. Примеры.
  8. Тип std_logic. Пакет std_logic_1164.
  9. Типы signed и unsigned пакета numeric_std. Назначение функций пакета.
  10. Инерционная и транспортная задержка, дельта-задержка. Примеры.
  11. Понятие “дельта-задержка” для сигналов. Пример.
  12. Процессы, состояния процессов, работа системы моделирования.
  13. Оператор присваивания значения переменной. Оператор назначения сигнала. Операторы if, case, loop. Примеры.
  14. Операторы loop, next, exit, null, procedure call, return. Примеры.
  15. Оператор assert. Три случая оператора ожидания (wait). Примеры.
  16. Оператор процесса (process). Декларации в процессах. Примеры.
  17. Параллельные операторы: process (процесс); оператор параллельного сообщения; оператор параллельного вызова процедуры. Примеры.
  18. Атрибуты сигналов различных типов. Примеры.
  19. Параллельные операторы: оператор условного назначения сигнала; оператор select выборочного назначения сигнала; оператор создания экземпляра компонента. Примеры.
  20. Оператор generate (генерации). Примеры.
  21. Оператор параллельного сообщения, параллельного вызова процедуры. Пример.
  22. Общий вид оператора декларации функции. Примеры функций преобразования типов. Преобразование десятичного числа (integer) в двоичное представление числа (std_logic_vector).
  23. Задание функционирования комбинационных схем с помощью таблиц истинности и логических выражений. Описание систем ДНФ, описание ПЛМ. Примеры.
  24. VHDL модели ПЗУ, дешифраторов, мультиплексоров, сумматоров.
  25. VHDL модели D-триггера, RS-триггера.
  26. Видимость сигналов, компонент, переменных. Примеры.
  27. Пакет, тело пакета. Что можно декларировать в пакетах?
  28. Использование пакетов STANDARD, NUMERIC_STD, TEXTIO в системах моделирования.
  29. Описание монтажной логики с помощью разрешающей функции. Пример.
  30. Иерархическое описание сумматоров с последовательным переносом. Пример.
  31. Функциональное описание конечного автомата на языке VHDL. Пример.
  32. Кодирование целых (положительных и отрицательных чисел), кодирование элементов массивов при синтезе схем по VHDL-описаниям. Примеры.
  33. Синтезируемое подмножество языка VHDL. Синтезируемые и не синтезируемые операторы и конструкции. Примеры.
  34. Система моделирования ModelSim. Моделирование с помощью скриптов.


  1. Литералы
  2. Типы
  3. Oбъекты языка VHDL
  4. Операции в выражениях
  5. Операнды в выражениях
  6. Реализация выражения в аппаратной модели VHDL.
  7. Статические выражения
  8. Последовательный оператор присваивания
  9. Последовательные операторы
  10. Операторы assert и report
  11. Оператор ожидания события wait
  12. Последовальные логические операторы
  13. Оператор цикла
  14. Процедуры и функции
  15. Оператор процесса
  16. Атрибуты сигналов
  17. Атрибуты массиов
  18. Объявление объекта
  19. Архитектура объекта
  20. Пакеты
  21. Псевдонимы
  22. Метки в программе
  23. Параллельные операторы
  24. Оператор вставки компонента (port map)
  25. Оператор generate


  1. Логические элементы И, ИЛИ, НЕ, исключающее ИЛИ. Графическое обозначение. Таблица истинности. Описание логических элементов на языке VHDL.
  2. Шифратор и дешифратор. Выполняемые функции. Способы описания на языке VHDL.
  3. Мультиплексор и демультиплексор. Выполняемые функции. Способы описания на языке VHDL.
  4. Двоичный сумматор. Выполняемые функции. Способы описания на языке VHDL.
  5. Триггеры. Классификация. Выполняемые функции. Способы описания на языке VHDL.
  6. Двоичные счетчики. Классификация. Выполняемые функции. Способы описания на языке VHDL.
  7. Регистры. Классификация. Выполняемые функции. Способы описания на языке VHDL.
  8. Автомат Мили. Способы описания на языке VHDL. Пример построения автомата Мили.
  9. Автомат Мура. Способы описания на языке VHDL. Пример построения автомата Мура.


ДОПОЛНИТЕЛЬНЫЕ ВОПРОСЫ

  • Примеры правильных и неправильных идентификаторов.
  • Когда были приняты стандарты языка VHDL?
  • Где определяется тип bit?
  • Где определяется тип bit_vector?
  • Где определяется тип boolean?
  • Как записывается оператор присвоения значения переменной?
  • Как записывается оператор присвоения значения сигналу (назначение сигнала)?
  • Где может быть декларирован компонент?
  • Где может быть декларирована переменная?
  • Где может быть декларирована функция, процедура?
  • Можно ли в языке VHDL создавать свои типы данных?
  • Можно ли в языке VHDL написать программу вычисления факториала числа?
  • Как понимается запись x<=y<=z;
  • Какой тип задержки сигнала принят по умолчанию в языке VHDL?
  • Допустимо ли декларировать любые объекты внутри процесса?
  • Правильно ли, что все процессы выполняются один за другим внутри архитектурного тела?
  • Правильно ли, что все операторы выполняются один за другим внутри процесса?
  • Можно ли в операторе создания экземпляра компонента при назначении связей писать соответствие => , <= в обе стороны ?
  • Может ли настраиваемый параметр (generic) динамически меняться во время моделирования?
  • Могут ли переменные употребляться для передачи информации между процессами?
  • Что является блоком проекта? Назвать первичные и вторичные блоки.
  • Может ли структурное описание быть иерархическим?
  • Может ли смешанное (структурно-поведенческое) описание быть иерархическим?
  • Правильно ли, что все компоненты должны быть описаны на структурном уровне?
  • Какие компоненты должны быть описаны на поведенческом уровне?
  • Правильно ли, что любой VHDL-код может быть автоматически переведен в схему?
  • Как выдается сообщение в языке VHDL?
  • Различаются ли в языке VHDL строчные и прописные буквы?
  • Чему на схеме соответствует сигнал?
  • Что такое режим (направление) порта?
  • Могут ли декларироваться сигналы внутри процессов?
  • Могут ли декларироваться компоненты внутри процессов?
  • Где может быть указано обращение к пакету?
  • Основные отличия VHDL от других языков программирования ?


Источник — «http://simhard.com/wiki/index.php?title=ПЦУСБ/Экзамен&oldid=3690»