Спец курс (Верификация цифровых схем)/Ссылки — различия между версиями
Материал из Wiki
ANA (обсуждение | вклад) м |
Krucios (обсуждение | вклад) |
||
| Строка 1: | Строка 1: | ||
{{ВЦС TOC}} | {{ВЦС TOC}} | ||
| − | {{:Полезные ссылки}} | + | {{:Полезные ссылки/VHDL}} |
| + | {{:Полезные ссылки/SystemVerilog}} | ||
Версия 12:54, 15 сентября 2017
Содержание |
Описание языка VHDL
- Краткое описание языка VHDL
- VHDL с нуля. Выпуск первый — VHDL в картинках.
- РУКОВОДСТВА И ОПИСАНИЯ ЯЗЫКА VHDL — подборка ссылок в помощь изучающим самостоятельно язык VHDL
- Язык описания аппаратуры VHDL (Стешенко В.Б.)
- Синтезируемое подмножество языка VHDL
- Подробное описание языка VHDL
- Синтаксис языка VHDL-2008
- ПАКЕТ NUMERIC_STD ЯЗЫКА VHDL
Сайты по VHDL
- http://www.bsuir.by/vhdl/ — портал по языку VHDL
Сайты по SystemVerilog
- asic-world.com – портал по SystemVerilog (также есть материалы по Verilog, VHDL)
- TestBench.in – портал по SystemVerilog, UVM, VMM, OVM.
- awesome-functional-verification – подборка материалов по функциональной верификации
UVM
- UVM_1.1c_docs – документация по UVM 1.1c
- UVM_1.2_docs – документация по UVM 1.2
- cluelogic.com – простым языком на примере конфет объясняется UVM.
