«Случай — это псевдоним Бога, когда Он не хочет подписываться своим собственным именем.» А. Франс

Спец курс (Верификация цифровых схем)/Ссылки — различия между версиями

Материал из Wiki
Перейти к: навигация, поиск
Строка 1: Строка 1:
 
{{ВЦС TOC}}
 
{{ВЦС TOC}}
  
{{:Полезные ссылки/VHDL}}
+
{{:Полезные ссылки/Общее}}
 
{{:Полезные ссылки/SystemVerilog}}
 
{{:Полезные ссылки/SystemVerilog}}

Версия 12:56, 15 сентября 2017

Лекции ВЦС

Лекции

Практические задания
Тесты

Табель успеваемости

Экзамен

Доп. материалы

САПР

Сайты по SystemVerilog

  • asic-world.com – портал по SystemVerilog (также есть материалы по Verilog, VHDL)
  • TestBench.in – портал по SystemVerilog, UVM, VMM, OVM.
  • awesome-functional-verification – подборка материалов по функциональной верификации

UVM

  • UVM_1.1c_docs – документация по UVM 1.1c
  • UVM_1.2_docs – документация по UVM 1.2
  • cluelogic.com – простым языком на примере конфет объясняется UVM.