Проектирование цифровых систем на языках описания аппаратуры/Лекция 11
Материал из Wiki
< Проектирование цифровых систем на языках описания аппаратуры
Версия от 03:00, 19 октября 2020; Yura (обсуждение | вклад)
- Заголовок
- Верификация VHDL описаний цифровых систем. Генерация псевдослучайных тестов и функциональное покрытие
- Автор
- Ланкевич Ю.Ю.
- Нижний колонтитул
- Проектирование цифровых систем на языках описания аппаратуры/Лекция 11
- Дополнительный нижний колонтитул
- Ланкевич Ю.Ю., 12:55, 20 октября 2020
Слайд:Структура тестирующей программы
Тестирующие программы, реализующие процесс тестирования VHDL модели, не имеют входных и выходных портов.
Архитектурное тело тестирующей программы обычно состоит из трех либо четырех частей.
- Декларативная часть. В декларативной части архитектурного тела указывается тестируемый компонент (интерфейс VHDL модели проектируемого устройства либо системы), а также задаются сигналы, являющиеся входными и выходными портами устройства.
- Вызов модели. В исполняемом разделе архитектурного тела, т. е. после ключевого слова Begin, записывается оператор port map для вызова модели устройства.
- Задание входных воздействий. В третьей части в исполняемом разделе архитектурного тела записываются входные наборы, подаваемые на вход тестируемого компонента, либо программным образом обеспечивается генерация входных наборов по тем или иным правилам.
- Сравнение полученных реакций модели с ожидаемыми реакциями. Если тестирующая программа записала полученные реакции модели в виде файла, то данный файл может быть сравнен с файлом ожидаемых реакций, который обычно считается эталонным.
Заметим, что проектировщик может внести ошибку и в файл ожидаемых реакций, поэтому в результате несовпадений файлов, возможно, придется исправлять как модель, так и файл ожидаемых реакций. Далее будут представлены различные варианты организации тестирующих программ для одной и той же модели двухразрядного умножителя mult_2.
